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1.25Gbps串并并串转换接收器的低抖动设计
被引量：
4
1
作者
刘玮
肖磊
杨莲兴
《固体电子学研究与进展》
CAS
CSCD
北大核心
2009年第1期99-105,共7页
对1.25Gbps应用于千兆以太网的低抖动串并并串转换接收器进行了设计,应用了带有频率辅助的双环时钟数据恢复电路,FLL扩大了时钟数据恢复电路的捕捉范围。基于三态结构的鉴频鉴相从1.25Gbps非归零数据流中提取时钟信息,驱动一个三级的电...
对1.25Gbps应用于千兆以太网的低抖动串并并串转换接收器进行了设计,应用了带有频率辅助的双环时钟数据恢复电路,FLL扩大了时钟数据恢复电路的捕捉范围。基于三态结构的鉴频鉴相从1.25Gbps非归零数据流中提取时钟信息,驱动一个三级的电流注入环形振荡器产生1.25GHz的低抖动时钟。从低抖动考虑引入了均衡器。该串并并串转换接收器采用TSMC0.35μm2P3M3.3V/5V混合信号CMOS技术工艺。测试结果表明了输出并行数据有较好的低抖动性能:1σ随机抖动(RJ)为7.3ps,全部抖动(TJ)为58mUI。
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关键词
低抖动
时钟数据恢复电路
压控振荡器
双环
鉴相器
串并并串转换
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职称材料
题名
1.25Gbps串并并串转换接收器的低抖动设计
被引量：
4
1
作者
刘玮
肖磊
杨莲兴
机构
复旦大学专用集成电路与系统国家重点实验室
出处
《固体电子学研究与进展》
CAS
CSCD
北大核心
2009年第1期99-105,共7页
文摘
对1.25Gbps应用于千兆以太网的低抖动串并并串转换接收器进行了设计,应用了带有频率辅助的双环时钟数据恢复电路,FLL扩大了时钟数据恢复电路的捕捉范围。基于三态结构的鉴频鉴相从1.25Gbps非归零数据流中提取时钟信息,驱动一个三级的电流注入环形振荡器产生1.25GHz的低抖动时钟。从低抖动考虑引入了均衡器。该串并并串转换接收器采用TSMC0.35μm2P3M3.3V/5V混合信号CMOS技术工艺。测试结果表明了输出并行数据有较好的低抖动性能:1σ随机抖动(RJ)为7.3ps,全部抖动(TJ)为58mUI。
关键词
低抖动
时钟数据恢复电路
压控振荡器
双环
鉴相器
串并并串转换
Keywords
low jitter
clock and data recovery clock
VCO
dual loop
phase detector
SerDes
分类号
TN752 [电子电信—电路与系统]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
1.25Gbps串并并串转换接收器的低抖动设计
刘玮
肖磊
杨莲兴
《固体电子学研究与进展》
CAS
CSCD
北大核心
2009
4
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