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对称多处理器系统CPU转换机制研究
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作者 孟宪海 李曦 +2 位作者 彭涛 蒋凡 赵振西 《计算机工程》 EI CAS CSCD 北大核心 2000年第3期61-62,共2页
多个RISCM处理器构成的对称多处理器系统正在成为多机并行系统的主流产品。在对称多处理器系统中,所有处理器的地位都是相同的,所有的系统资源都具有相同的可访问性,系统依据仲裁算法自动调度处理器访问控制权。通过分析当前多... 多个RISCM处理器构成的对称多处理器系统正在成为多机并行系统的主流产品。在对称多处理器系统中,所有处理器的地位都是相同的,所有的系统资源都具有相同的可访问性,系统依据仲裁算法自动调度处理器访问控制权。通过分析当前多处理器系统的代表机型Sparc20的加电自检程序,对多机系统的处理器转换机制进行了研究,给出了其切换时机和实现过程的算法描述。 展开更多
关键词 cpu RISC 处理器 处理器系统
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飞思卡尔推出最新QorIQ AMP系列的嵌入式多核处理器,瞄准快速增长的数据中心市场
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《半导体技术》 CAS CSCD 北大核心 2012年第3期246-246,共1页
2012年2月8日,随着越来越多的面向个人和企业消费者的普及服务采用云计算来提供处理功能,全球的公共和专用数据中心正在迅速发展。虚拟化和其他处理优势已经帮助数据中心服务器跟上性能需求的步伐,同时作为补充,嵌入式多核通信处理... 2012年2月8日,随着越来越多的面向个人和企业消费者的普及服务采用云计算来提供处理功能,全球的公共和专用数据中心正在迅速发展。虚拟化和其他处理优势已经帮助数据中心服务器跟上性能需求的步伐,同时作为补充,嵌入式多核通信处理器也开始发挥更大的作用,这是由于它们有能力帮助管理、分类和服务于云间和云内的巨大数据流。 展开更多
关键词 多核处理器 数据中心 嵌入式 飞思卡尔 AMP 中心服务器 市场 瞄准
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一种基于总线的多处理器共享内存机制 被引量:6
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作者 徐恪 吴建平 +1 位作者 喻中超 徐明伟 《小型微型计算机系统》 CSCD 北大核心 2003年第3期321-326,共6页
基于总线的分布式多处理器体系结构是目前常见的高性能路由器硬件体系结构 .清华大学计算机系在研制“86 3”重大项目“高性能安全路由器”的过程中 ,在基于 Compact PCI总线的 Power PC多处理器平台上实现了一种多处理器共享内存机制 ... 基于总线的分布式多处理器体系结构是目前常见的高性能路由器硬件体系结构 .清华大学计算机系在研制“86 3”重大项目“高性能安全路由器”的过程中 ,在基于 Compact PCI总线的 Power PC多处理器平台上实现了一种多处理器共享内存机制 .该共享内存机制 (SM机制 )实现了一系列核心对象 ,包括 SM内存、SM信号量、SM消息队列和SM任务控制块等 .本文详细介绍了 展开更多
关键词 处理器 共享内存机制 cpu COMPACTPCI总线 地址映射机制 消息通信 INTERNET
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一种面向多媒体和通信应用的处理器指令集及架构实现 被引量:4
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作者 王志君 梁利平 +3 位作者 吴凯 王光玮 洪钦智 罗汉青 《湖南大学学报(自然科学版)》 EI CAS CSCD 北大核心 2014年第10期108-114,共7页
提出了一种面向多媒体和通信应用的CPU和DSP一体化计算的指令集架构,并设计实现了一款基于该指令集架构的VLIW DSP处理器.该CPU和DSP融合指令集架构中的CPU指令兼容已有MIPS 4KC指令集,DSP指令为自主设计.针对多媒体和通信常用算法中并... 提出了一种面向多媒体和通信应用的CPU和DSP一体化计算的指令集架构,并设计实现了一款基于该指令集架构的VLIW DSP处理器.该CPU和DSP融合指令集架构中的CPU指令兼容已有MIPS 4KC指令集,DSP指令为自主设计.针对多媒体和通信常用算法中并行度高等特点,提出了多条基于像素操作、向量操作和复数操作的DSP指令,并详细说明了实现这些指令的关键功能模块的电路实现方法.实验结果表明,在多媒体的插值、重建以及通信的滤波、FFT等算法上,采用本文提出的面对特定应用的指令集具有较明显的优势.流片测试结果证明该指令集架构可实现且有效. 展开更多
关键词 面向特定应用指令集架构 cpu和DSP一体化 处理器 通信 多媒体
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DMR:兼容RISC-V架构的乱序超标量通用处理器核 被引量:2
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作者 孙彩霞 郑重 +3 位作者 邓全 隋兵才 王永文 倪晓强 《计算机研究与发展》 EI CSCD 北大核心 2021年第6期1230-1233,共4页
DMR是由国防科技大学计算机学院自研的一款兼容RISC-V架构的乱序超标量通用处理器核,支持用户态(user-mode)、特权态(supervisor-mode)和机器态(machine-mode)三种特权级模式,兼容RV64G指令集规范,并进行了自定义向量扩展,虚存系统支持S... DMR是由国防科技大学计算机学院自研的一款兼容RISC-V架构的乱序超标量通用处理器核,支持用户态(user-mode)、特权态(supervisor-mode)和机器态(machine-mode)三种特权级模式,兼容RV64G指令集规范,并进行了自定义向量扩展,虚存系统支持Sv39和Sv48,物理地址为44b.DMR的单周期整数流水线为12级,指令乱序发射、顺序提交,指令发射宽度为4,实现了多个分布式调度队列,每拍最多可乱序调度9条指令执行.DMR采用覆盖率驱动的多层次、多平台的功能验证方法,已经在FPGA原型系统下成功启动Linux OS,CoreMark分数为5.12MHz,在14nm工艺下主频可达到2GHz. 展开更多
关键词 RISC-V 乱序 超标量 处理器 通用cpu
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微处理器发展及应用误区分析 被引量:1
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作者 甘翼 庄跃迁 +1 位作者 李祥荣 贾坤 《电讯技术》 北大核心 2009年第3期92-96,共5页
简要介绍了通用CPU、DSP和FPGA等3大类微处理器的发展历史。针对现在由于各种微处理器部分功能重叠,各生产厂商宣传误导造成了设计师在实际应用时选型困难。通过这3大类处理器的实际应用,分析了现在比较流行的对于各种处理器选型和发展... 简要介绍了通用CPU、DSP和FPGA等3大类微处理器的发展历史。针对现在由于各种微处理器部分功能重叠,各生产厂商宣传误导造成了设计师在实际应用时选型困难。通过这3大类处理器的实际应用,分析了现在比较流行的对于各种处理器选型和发展的认识误区,并给出一定的见解。最后结合实际的使用范围,讨论在各种工程应用中适用的处理器组合。 展开更多
关键词 处理器 通用cpu DSP FPGA 处理器组合
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微处理器浮点运算功能的测试方法研究 被引量:3
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作者 曲英杰 夏宏 王沁 《计算机工程与应用》 CSCD 北大核心 2001年第7期42-43,46,共3页
该文给出了一种微处理器浮点运算功能的测试方法,该方法的测试工作量少、测试时间短,而同时又具有较高的测试覆盖率。工程实践表明,该方法确实是一种可行的、有效的功能测试方法。
关键词 处理器 功能测试 浮点运算 测试覆盖率 cpu 测试
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片上多处理器中延迟和容量权衡的cache结构 被引量:3
8
作者 肖俊华 冯子军 章隆兵 《计算机研究与发展》 EI CSCD 北大核心 2009年第1期167-175,共9页
片上多处理器中二级cache的设计面临着延迟和容量不能同时满足的矛盾,私有结构有较小的命中延迟但是减少了cache的有效容量,共享结构能增加cache的有效容量但是有较长的命中延迟.提出了一种适用于CMP的cache结构——延迟和容量权衡的ca... 片上多处理器中二级cache的设计面临着延迟和容量不能同时满足的矛盾,私有结构有较小的命中延迟但是减少了cache的有效容量,共享结构能增加cache的有效容量但是有较长的命中延迟.提出了一种适用于CMP的cache结构——延迟和容量权衡的cache结构(TCLC).该结构是一种混合私有结构和共享结构的设计,核心思想是动态识别cache块的共享类型,根据不同共享类型分别对其进行优化,对私有cache块采用迁移的优化策略,对共享只读cache块采用复制的优化策略,对共享读写cache块采用中心放置的优化策略,以期达到访问延迟接近私有结构,有效容量接近共享结构的目的,从而缓解线延迟的影响,减少平均内存访问延迟.全系统模拟的实验结果表明,采用TCLC结构,相对于私有结构性能平均提高13.7%,相对于共享结构性能平均提高12%. 展开更多
关键词 片上多处理器 TCLC 二级CACHE 复制 迁移 中心放置
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网络处理器体系结构和设计技术研究 被引量:1
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作者 毛席龙 孙志刚 卢泽新 《电信科学》 北大核心 2003年第10期36-39,共4页
网络处理器是推动下一代网络发展的核心技术。本文首先分析了网络处理器的基本结构,对其并行处理模型进行了深入研究;然后针对网络处理器体系结构的特点,提出一种数据分析驱动的网络处理器设计方法。本文最后还介绍了网络处理器技术发... 网络处理器是推动下一代网络发展的核心技术。本文首先分析了网络处理器的基本结构,对其并行处理模型进行了深入研究;然后针对网络处理器体系结构的特点,提出一种数据分析驱动的网络处理器设计方法。本文最后还介绍了网络处理器技术发展的新趋势。 展开更多
关键词 网络处理器 体系结构 cpu 接口 并行处理模型 设计技术
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面向大数据应用的众核处理器缓存结构设计 被引量:3
10
作者 万虎 徐远超 +1 位作者 孙凤芸 闫俊峰 《计算机工程与科学》 CSCD 北大核心 2015年第1期28-35,共8页
大规模数据排序、搜索引擎、流媒体等大数据应用在面向延迟的多核/众核处理器上运行时资源利用率低下,一级缓存命中率高,二级/三级缓存命中率低,LLC容量的增加对IPC的提升并不明显。针对缓存资源利用率低的问题,分析了大数据应用的访存... 大规模数据排序、搜索引擎、流媒体等大数据应用在面向延迟的多核/众核处理器上运行时资源利用率低下,一级缓存命中率高,二级/三级缓存命中率低,LLC容量的增加对IPC的提升并不明显。针对缓存资源利用率低的问题,分析了大数据应用的访存行为特点,提出了针对大数据应用的两种众核处理器缓存结构设计方案,两种结构均只有一级缓存,Share结构为完全共享缓存,Partition结构为部分共享缓存。评估结果表明,两种方案在访存延迟增加不多的前提下能大幅节省芯片面积,其中缓存容量较低时,Partition结构优于Share结构,缓存容量较高时,Share结构要逐渐优于Partition结构。由于众核处理器中分配到每个处理器核的容量有限,因此Partition结构有一定的优势。 展开更多
关键词 众核处理器 大数据应用 缓存设计 访存行为 数据中心
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基于龙芯2F的国产处理器平台在路由器中的设计实现 被引量:3
11
作者 刘素桃 高飞 《无线电通信技术》 2015年第6期84-87,共4页
高性能处理器(CPU)作为路由器设备的核心部件之一,主要用于实现路由器设备的控制及协议处理功能。对核心部件CPU采用了国产的龙芯2F处理器及与之相适配的中标麒麟操作系统,构建了国产处理器平台,应用到路由器设备中,解决了长期以来路由... 高性能处理器(CPU)作为路由器设备的核心部件之一,主要用于实现路由器设备的控制及协议处理功能。对核心部件CPU采用了国产的龙芯2F处理器及与之相适配的中标麒麟操作系统,构建了国产处理器平台,应用到路由器设备中,解决了长期以来路由器设备对国外处理器的依赖,提高了路由器设备的安全可靠性,实现了路由器设备在硬件、软件的自主可控。对国产处理器平台进行了简要介绍,并结合实例验证了国产处理器平台在路由器设备中的设计方案正确可行,能够满足路由器的需要,可以进行推广应用。 展开更多
关键词 龙芯2F处理器 LINUX 公共嵌入式平台 cpu
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基于微处理器的SMP硬件系统实现技术 被引量:2
12
作者 刘光明 《计算机工程与科学》 CSCD 1998年第2期1-8,共8页
本文详细分析了各种高性能微处理器系统总线的物理连接特性,以及命令、响应和Cache一致性操作,研究了基于微处理器的SMP系统的实现技术。
关键词 处理器 SMP 硬件系统 cpu
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基于SCRIPTS处理器的总线主控型SCSI芯片及其应用
13
作者 蒋昌龙 何宁 +1 位作者 马骋 贾惠波 《计算机工程与应用》 CSCD 北大核心 2001年第23期1-3,27,共4页
文章以LSIlogic公司出品的总线主控型SCSI芯片为例,对总线主控型SCSI芯片的结构和性能作了介绍,并详细说明了用于底层SCSI编程的SCSISCRIPTS语言。最后,分析了一个利用总线主控型SCSI芯片和SCSISCRIPTS语言开发的应用实例。
关键词 总线主控型SCSI芯片 cpu 处理器 NCR5385
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Pentium Pro(高能奔腾)处理器初探
14
作者 佟平 陈绍鹏 《计算机技术》 CSCD 1996年第4期16-21,共6页
关键词 处理器 信息技术 cpu
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关于中央处理器-存储器集成的讨论
15
作者 续敏 《计算机工程与设计》 CSCD 2002年第1期15-18,36,共5页
在处理器运算速度持续提高的情况下,传统的存储器系统已经成为严重的性能瓶颈。中央处理器-存储器集成是一种有良好应用前景的新思路。通过一个简单的评价模型和模拟运行数据,分析了几种处理器-存储器集成方案的优劣,为未来的进一... 在处理器运算速度持续提高的情况下,传统的存储器系统已经成为严重的性能瓶颈。中央处理器-存储器集成是一种有良好应用前景的新思路。通过一个简单的评价模型和模拟运行数据,分析了几种处理器-存储器集成方案的优劣,为未来的进一步研究提供参考。 展开更多
关键词 中央处理器 存储器 集成 cpu 计算机
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面向异构融合处理器的性能分析、优化及应用综述 被引量:11
16
作者 张峰 翟季冬 +2 位作者 陈政 林甲灶 杜小勇 《软件学报》 EI CSCD 北大核心 2020年第8期2603-2624,共22页
随着异构计算技术的不断进步,CPU和GPU等设备相集成的异构融合处理器在近些年得到了充分的发展,并引起了学术界和工业界的关注.将多种设备进行集成带来了许多好处,例如,多种设备可以访问同样的内存,可以进行细粒度的交互.然而,这也带来... 随着异构计算技术的不断进步,CPU和GPU等设备相集成的异构融合处理器在近些年得到了充分的发展,并引起了学术界和工业界的关注.将多种设备进行集成带来了许多好处,例如,多种设备可以访问同样的内存,可以进行细粒度的交互.然而,这也带来了系统编程和优化方面的巨大挑战.充分发挥异构融合处理器的性能,需要充分利用集成体系结构中共享内存等特性;同时,还需结合具体应用特征对异构融合处理器上的不同设备进行优化.首先对目前涉及异构融合处理器的研究工作进行了分析,之后介绍了异构融合处理器的性能分析工作,并进一步介绍了相关优化技术,随后对异构融合处理器的应用进行了总结.最后,对异构融合处理器未来的研究方向进行展望,并进行了总结. 展开更多
关键词 cpu GPU 异构融合处理器 性能分析 性能优化
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嵌入式处理器StrongARM的开发研究 被引量:9
17
作者 贾小涛 陈章龙 《计算机工程》 CAS CSCD 北大核心 2002年第8期240-242,共3页
通过对目标机的调试程序、主机集成开发和调试环境、主机和目标机的通信协议AngelARM Developer Suite(ADS)Angel Debug 的分析,对嵌入式处理器系统的具体开发和调试进行了研究。Protocol(ADP)
关键词 嵌入式处理器 STRONG ARM开发 cpu
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图形处理器通用计算的实现与验证 被引量:3
18
作者 齐记 杨孔庆 杨磊 《计算机工程与应用》 CSCD 北大核心 2009年第33期67-69,共3页
讨论了显示卡用于通用科学计算的问题,并以大型矩阵的基本运算问题详细比较了CPU和GPU计算之间的差别。在基本的矩阵运算中,运用适当的矩阵分块,GPU的计算速度比CPU快50倍左右。而且,显示卡低廉的价格为更多科研工作者实现大规模运算提... 讨论了显示卡用于通用科学计算的问题,并以大型矩阵的基本运算问题详细比较了CPU和GPU计算之间的差别。在基本的矩阵运算中,运用适当的矩阵分块,GPU的计算速度比CPU快50倍左右。而且,显示卡低廉的价格为更多科研工作者实现大规模运算提供了可能。 展开更多
关键词 图形处理器(GPU) 图形处理器通用计算技术(GPGPU) 中央处理器(cpu)
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航天常用微处理器的中断系统概述
19
作者 郭向英 《控制工程(北京)》 2005年第5期40-49,80,共11页
中断系统是微处理器结构中的重要组成部分。对于嵌入式系统的应用十分关键。无论是开发人员还是测试人员,对于微处理器中断系统的原理都应该十分了解。本文介绍了几种航天常用微处理器的中断系统基本原理。重点介绍工作原理。而不着重... 中断系统是微处理器结构中的重要组成部分。对于嵌入式系统的应用十分关键。无论是开发人员还是测试人员,对于微处理器中断系统的原理都应该十分了解。本文介绍了几种航天常用微处理器的中断系统基本原理。重点介绍工作原理。而不着重于具体的硬件逻辑和时序。 展开更多
关键词 处理器 cpu 中断 优先级 断点 中断向量
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单芯片多处理器结构功耗评估方法研究 被引量:1
20
作者 赵新源 郭松柳 汪东升 《计算机工程与设计》 CSCD 北大核心 2006年第18期3311-3313,共3页
单芯片多处理器(CMP)结构已成为提高微处理器性能的重要途径,但国内外针对此结构的功耗评估与优化研究还较少见到,已有的研究多集中在软件级和编译级,目前还没有适用于该结构的功耗评估软件模拟器。为单芯片多处理器结构建立准确的功耗... 单芯片多处理器(CMP)结构已成为提高微处理器性能的重要途径,但国内外针对此结构的功耗评估与优化研究还较少见到,已有的研究多集中在软件级和编译级,目前还没有适用于该结构的功耗评估软件模拟器。为单芯片多处理器结构建立准确的功耗评估模型,将可给出该结构中各部件的功耗使用情况,进而可通过调整部件电压或优化部件结构达到减少整体功耗的目的;同时,此功耗评估模型也可作为高层功耗优化研究的测试平台,为系统级、软件级功耗优化研究提供支持。 展开更多
关键词 单芯片多处理器 功耗评估模型 cpu模拟器
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