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微处理器性能分析与优化:基于SPEC CPU2017的对比研究
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作者 徐晗 郭振江 肖俊华 《高技术通讯》 北大核心 2025年第3期241-249,共9页
运行标准测试程序是进行微处理器设计空间探索的基本手段。横向对比分析国内外主流处理器在标准测试程序场景下的各项性能指标,有助于识别国产处理器的性能瓶颈,为进一步的性能优化指明方向。本文基于SPEC CPU2017对3款微处理器进行同... 运行标准测试程序是进行微处理器设计空间探索的基本手段。横向对比分析国内外主流处理器在标准测试程序场景下的各项性能指标,有助于识别国产处理器的性能瓶颈,为进一步的性能优化指明方向。本文基于SPEC CPU2017对3款微处理器进行同频性能测试和对比分析,分别是龙芯LA464架构的3A5000微处理器、AMD ZEN1架构的R3-1200以及Intel Skylake架构的i3-9100f。根据测试结果,3A5000定点性能与R3-1200基本相同,比i3-9100f低10%左右;3A5000浮点性能相当于另2款微处理器的70%左右。本文从动态指令数和每周期指令数(instruction per cycle,IPC)2个角度对微处理器进行比较和分析。基于SPEC CPU2017的结果显示,3A5000定点动态指令数和浮点动态指令数分别比另2款微处理器多约10%和25%。在3A5000上使用激进的自动向量化编译优化策略、优化立即数乘法编译效率等手段可以将其性能提升10%左右。3A5000的定点IPC比另外2款微处理器高4%左右,浮点IPC低8%左右。发射宽度、执行单元数量、功能和延迟等微结构参数接近是3款微处理器IPC差别较小的主要原因。 展开更多
关键词 SPEC cpu2017 性能分析 龙芯3A5000 向量化 体系结构
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X86中央处理器安全问题综述 被引量:5
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作者 魏强 李锡星 +1 位作者 武泽慧 曹琰 《通信学报》 EI CSCD 北大核心 2018年第A02期151-163,共13页
中央处理器(CPU,central processing unit)作为计算机系统的运算和控制核心,是信息处理、程序运行的最终执行单元,其安全问题对国家网络、关键基础设施及重要行业的信息安全有着深刻的影响。CPU自产生以来,在逻辑结构、运行效率以及功... 中央处理器(CPU,central processing unit)作为计算机系统的运算和控制核心,是信息处理、程序运行的最终执行单元,其安全问题对国家网络、关键基础设施及重要行业的信息安全有着深刻的影响。CPU自产生以来,在逻辑结构、运行效率以及功能外延上取得了巨大发展,但也面临许多安全问题。对x86架构的中央处理器安全问题进行综合论述:首先介绍CPU的发展脉络并总结其安全模型,在此基础上分别从指令集架构(ISA,Instruction Set Architecture)设计、安全模型以及后门3个角度分析目前出现的CPU安全问题;然后按照漏洞发现、漏洞机理剖析以及漏洞成因分析3个层次对CPU漏洞进行详细阐述;最后分析了CPU现有的安全防御机制,并探讨了可能的安全解决方案及发展趋势。 展开更多
关键词 网络安全 中央处理器 X86架构 漏洞
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解决中央处理器运算速度与内存系统性能矛盾的一种方案
3
作者 续敏 汪小涓 《计算机工程与应用》 CSCD 北大核心 2002年第6期86-89,共4页
中央处理器-存储器集成是解决当前处理器运算速度与传统的存储器系统性能滞后的一种新思路。文章运用一个简单的评价模型和模拟运行,分析了几种处理器-存储器集成的方案。
关键词 中央处理器 存储器 高速缓存 集成 性能 运算速度 内存系统
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关于中央处理器-存储器集成的讨论
4
作者 续敏 《计算机工程与设计》 CSCD 2002年第1期15-18,36,共5页
在处理器运算速度持续提高的情况下,传统的存储器系统已经成为严重的性能瓶颈。中央处理器-存储器集成是一种有良好应用前景的新思路。通过一个简单的评价模型和模拟运行数据,分析了几种处理器-存储器集成方案的优劣,为未来的进一... 在处理器运算速度持续提高的情况下,传统的存储器系统已经成为严重的性能瓶颈。中央处理器-存储器集成是一种有良好应用前景的新思路。通过一个简单的评价模型和模拟运行数据,分析了几种处理器-存储器集成方案的优劣,为未来的进一步研究提供参考。 展开更多
关键词 中央处理器 存储器 集成 cpu 计算机
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面向众核处理器的阴阳K-means算法优化 被引量:1
5
作者 周天阳 王庆林 +4 位作者 李荣春 梅松竹 尹尚飞 郝若晨 刘杰 《国防科技大学学报》 EI CAS CSCD 北大核心 2024年第1期93-102,共10页
传统阴阳K-means算法处理大规模聚类问题时计算开销十分昂贵。针对典型众核处理器的体系结构特征,提出了一种阴阳K-means算法高效并行加速实现。该实现基于一种新内存数据布局,采用众核处理器中的向量单元来加速阴阳K-means中的距离计算... 传统阴阳K-means算法处理大规模聚类问题时计算开销十分昂贵。针对典型众核处理器的体系结构特征,提出了一种阴阳K-means算法高效并行加速实现。该实现基于一种新内存数据布局,采用众核处理器中的向量单元来加速阴阳K-means中的距离计算,并面向非一致内存访问(non-unified memory access, NUMA)特性进行了针对性的访存优化。与阴阳K-means算法的开源多线程实现相比,该实现在ARMv8和x86众核平台上分别获得了最高约5.6与8.7的加速比。因此上述优化方法在众核处理器上成功实现了对阴阳K-means算法的加速。 展开更多
关键词 K-MEANS 非一致内存访问 向量化 众核处理器 性能优化
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对称多处理器系统CPU转换机制研究
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作者 孟宪海 李曦 +2 位作者 彭涛 蒋凡 赵振西 《计算机工程》 EI CAS CSCD 北大核心 2000年第3期61-62,共2页
多个RISCM处理器构成的对称多处理器系统正在成为多机并行系统的主流产品。在对称多处理器系统中,所有处理器的地位都是相同的,所有的系统资源都具有相同的可访问性,系统依据仲裁算法自动调度处理器访问控制权。通过分析当前多... 多个RISCM处理器构成的对称多处理器系统正在成为多机并行系统的主流产品。在对称多处理器系统中,所有处理器的地位都是相同的,所有的系统资源都具有相同的可访问性,系统依据仲裁算法自动调度处理器访问控制权。通过分析当前多处理器系统的代表机型Sparc20的加电自检程序,对多机系统的处理器转换机制进行了研究,给出了其切换时机和实现过程的算法描述。 展开更多
关键词 cpu RISC 处理器 处理器系统
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DMR:兼容RISC-V架构的乱序超标量通用处理器核 被引量:2
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作者 孙彩霞 郑重 +3 位作者 邓全 隋兵才 王永文 倪晓强 《计算机研究与发展》 EI CSCD 北大核心 2021年第6期1230-1233,共4页
DMR是由国防科技大学计算机学院自研的一款兼容RISC-V架构的乱序超标量通用处理器核,支持用户态(user-mode)、特权态(supervisor-mode)和机器态(machine-mode)三种特权级模式,兼容RV64G指令集规范,并进行了自定义向量扩展,虚存系统支持S... DMR是由国防科技大学计算机学院自研的一款兼容RISC-V架构的乱序超标量通用处理器核,支持用户态(user-mode)、特权态(supervisor-mode)和机器态(machine-mode)三种特权级模式,兼容RV64G指令集规范,并进行了自定义向量扩展,虚存系统支持Sv39和Sv48,物理地址为44b.DMR的单周期整数流水线为12级,指令乱序发射、顺序提交,指令发射宽度为4,实现了多个分布式调度队列,每拍最多可乱序调度9条指令执行.DMR采用覆盖率驱动的多层次、多平台的功能验证方法,已经在FPGA原型系统下成功启动Linux OS,CoreMark分数为5.12MHz,在14nm工艺下主频可达到2GHz. 展开更多
关键词 RISC-V 乱序 超标量 处理器 通用cpu
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一种面向多媒体和通信应用的处理器指令集及架构实现 被引量:4
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作者 王志君 梁利平 +3 位作者 吴凯 王光玮 洪钦智 罗汉青 《湖南大学学报(自然科学版)》 EI CAS CSCD 北大核心 2014年第10期108-114,共7页
提出了一种面向多媒体和通信应用的CPU和DSP一体化计算的指令集架构,并设计实现了一款基于该指令集架构的VLIW DSP处理器.该CPU和DSP融合指令集架构中的CPU指令兼容已有MIPS 4KC指令集,DSP指令为自主设计.针对多媒体和通信常用算法中并... 提出了一种面向多媒体和通信应用的CPU和DSP一体化计算的指令集架构,并设计实现了一款基于该指令集架构的VLIW DSP处理器.该CPU和DSP融合指令集架构中的CPU指令兼容已有MIPS 4KC指令集,DSP指令为自主设计.针对多媒体和通信常用算法中并行度高等特点,提出了多条基于像素操作、向量操作和复数操作的DSP指令,并详细说明了实现这些指令的关键功能模块的电路实现方法.实验结果表明,在多媒体的插值、重建以及通信的滤波、FFT等算法上,采用本文提出的面对特定应用的指令集具有较明显的优势.流片测试结果证明该指令集架构可实现且有效. 展开更多
关键词 面向特定应用指令集架构 cpu和DSP一体化 处理器 通信 多媒体
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网络安全处理器的研究 被引量:6
9
作者 舒昶 吕述望 +1 位作者 张文婧 冯凯锋 《中国科学院研究生院学报》 CAS CSCD 2002年第1期97-101,共5页
对传统网络安全解决方案进行了描述,在此基础上,分析了目前改进的网络安全处理器的体系结构.两者最大的区别是后者尽量减少主CPU与外部总线的通信,为此在安全处理器中。
关键词 网络安全 网络安全处理器 中央处理器 加密技术 报文 协议 IPSe
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基于龙芯处理器的二进制翻译器优化 被引量:14
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作者 蔡嵩松 刘奇 +1 位作者 王剑 刘金刚 《计算机工程》 CAS CSCD 北大核心 2009年第7期280-282,共3页
二进制翻译是实现系统迁移的主要方法,但基于通用平台的仅靠软件实现的二进制翻译性能不高。该文以龙芯2F处理器为实现平台,提出一种QEMU二进制翻译器并进行优化,其中包括编译环境的优化以及二进制翻译器本身的优化2个方面,对后者的优... 二进制翻译是实现系统迁移的主要方法,但基于通用平台的仅靠软件实现的二进制翻译性能不高。该文以龙芯2F处理器为实现平台,提出一种QEMU二进制翻译器并进行优化,其中包括编译环境的优化以及二进制翻译器本身的优化2个方面,对后者的优化主要涉及寄存器直接映射和多媒体指令的改进。实验结果表明,通过寄存器映射优化后,系统能够获得1.45的加速比,通过多媒体优化后,多媒体程序的执行能达到本地机器执行的80%的性能。 展开更多
关键词 龙芯2F处理器 二进制翻译器 寄存器 堆栈
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基于龙芯多核处理器的云计算节点机 被引量:4
11
作者 阮利 秦广军 +1 位作者 肖利民 祝明发 《通信学报》 EI CSCD 北大核心 2013年第12期131-141,共11页
提出了一种基于龙芯多核处理器的高效能云计算节点机的软硬件设计和实现方法,并研制成功相应原型系统。实验和测试表明,本系统单节点取得了每秒0.256×1012次浮点运算能力(Tflops),单一机柜可容纳42个1U节点机箱,672颗CPU,2 688个CP... 提出了一种基于龙芯多核处理器的高效能云计算节点机的软硬件设计和实现方法,并研制成功相应原型系统。实验和测试表明,本系统单节点取得了每秒0.256×1012次浮点运算能力(Tflops),单一机柜可容纳42个1U节点机箱,672颗CPU,2 688个CPU核(672×4)的性能,总体具有基于龙芯多核处理器、高密度、高性能功耗比等优点,为基于龙芯多核处理器的云计算系统奠定了坚实基础。 展开更多
关键词 龙芯处理器 计算节点 多核处理器 云计算
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微处理器发展及应用误区分析 被引量:1
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作者 甘翼 庄跃迁 +1 位作者 李祥荣 贾坤 《电讯技术》 北大核心 2009年第3期92-96,共5页
简要介绍了通用CPU、DSP和FPGA等3大类微处理器的发展历史。针对现在由于各种微处理器部分功能重叠,各生产厂商宣传误导造成了设计师在实际应用时选型困难。通过这3大类处理器的实际应用,分析了现在比较流行的对于各种处理器选型和发展... 简要介绍了通用CPU、DSP和FPGA等3大类微处理器的发展历史。针对现在由于各种微处理器部分功能重叠,各生产厂商宣传误导造成了设计师在实际应用时选型困难。通过这3大类处理器的实际应用,分析了现在比较流行的对于各种处理器选型和发展的认识误区,并给出一定的见解。最后结合实际的使用范围,讨论在各种工程应用中适用的处理器组合。 展开更多
关键词 处理器 通用cpu DSP FPGA 处理器组合
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基于国产X86处理器的异构计算平台构建及敏感数据保护 被引量:1
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作者 曾志平 萧海东 张新鹏 《计算机科学》 CSCD 北大核心 2015年第B11期317-322,共6页
大数据时代对敏感数据的保护需求与日俱增,如何在安全可控的软硬件环境下进行大数据集处理成为一个研究热点。设计了一种基于安全可控国产X86处理器的大数据平台,利用AES(Advanced Encryption Standard)算法对海量敏感数据提供安全... 大数据时代对敏感数据的保护需求与日俱增,如何在安全可控的软硬件环境下进行大数据集处理成为一个研究热点。设计了一种基于安全可控国产X86处理器的大数据平台,利用AES(Advanced Encryption Standard)算法对海量敏感数据提供安全保障;并合理构建GPU畀构计算环境,充分提高国产大数据平台的分析计算效率,为海量数据的安全处理提供了全新的解决方案。实验结果表明,基于国产兆芯X86处理器的GPU异构计算平台能有效满足大数据集处理需求;通过改进异构计算环境下的AES算法提升了加密效率,并获得了22-23倍的加速比。当应对海量数据(GB级以上)时,国产异构计算平台的并行处理能力和加速效果非常明显。该研究结果对有海量敏感信息的大数据集处理和信息安全保护具有重要应用价值。 展开更多
关键词 国产cpu X86构架 大数据 AES算法 GPU 异构计算
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基于NIOS处理器的数字示波表设计 被引量:6
14
作者 赵贻玖 王厚军 戴志坚 《仪器仪表学报》 EI CAS CSCD 北大核心 2006年第z2期1484-1485,共2页
提出了基于NIOS处理器的数字示波表的设计原理与实现,介绍了NIOS嵌入式CPU的结构以及设计基本方法,同时给出了NIOS处理器实现数据采集、处理和显示控制的方案。按照该方案设计的数字示波器可以实现高速的数据处理能力和界面控制能力。
关键词 数字示波表 AVALON总线 NIOS处理器 FPGA
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嵌入式微处理器接口总线控制器的CPLD设计 被引量:2
15
作者 吴朝晖 郑学仁 胡鹏 《半导体技术》 CAS CSCD 北大核心 2001年第4期46-49,共4页
介绍了用复杂可编程逻辑器件(CPLD)来实现嵌入式微处理器(MCU)和DSP处理器之间端口数据总线逻辑控制电路的设计,给出了接口数据总线逻辑的设计电路和部分仿真结果。证明本文采用的系统结构具有设计灵活、设计开发周期短... 介绍了用复杂可编程逻辑器件(CPLD)来实现嵌入式微处理器(MCU)和DSP处理器之间端口数据总线逻辑控制电路的设计,给出了接口数据总线逻辑的设计电路和部分仿真结果。证明本文采用的系统结构具有设计灵活、设计开发周期短的优点。 展开更多
关键词 可编程逻辑器件 总线控制器 设计 接口 嵌入式微处理器
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VHDL语言设计可综合的微处理器内核 被引量:3
16
作者 张楷 汤志忠 《计算机应用研究》 CSCD 北大核心 2004年第6期123-124,173,共3页
详细介绍了用VHDL语言设计可逻辑综合的教学实验用CPU的过程。CPU指令系统构架采用RISC结构 ,设计上使用结构化编程方法 ,将CPU内核按照功能划分为不同的模块 ,采用VHDL语言设计每一个模块的内部功能和外围接口。所有的功能模块组合起来... 详细介绍了用VHDL语言设计可逻辑综合的教学实验用CPU的过程。CPU指令系统构架采用RISC结构 ,设计上使用结构化编程方法 ,将CPU内核按照功能划分为不同的模块 ,采用VHDL语言设计每一个模块的内部功能和外围接口。所有的功能模块组合起来后 ,通过EDA工具进行CPU内核的逻辑综合和功能仿真 。 展开更多
关键词 VHDL 处理器 逻辑综合
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一种嵌入式硬件多线程处理器的研究 被引量:5
17
作者 尹震宇 赵海 +1 位作者 张文波 王小英 《东北大学学报(自然科学版)》 EI CAS CSCD 北大核心 2006年第9期968-971,共4页
提出了一种基于同时多线程技术的硬件多线程处理器设计.通过处理器内部的硬件机制来完成对多线程的调度管理,实现基于硬件的时间片轮询多线程调度机制.最大程度地减少操作系统中关于线程调度的开销,提高处理器执行多用户线程时的整体效... 提出了一种基于同时多线程技术的硬件多线程处理器设计.通过处理器内部的硬件机制来完成对多线程的调度管理,实现基于硬件的时间片轮询多线程调度机制.最大程度地减少操作系统中关于线程调度的开销,提高处理器执行多用户线程时的整体效率,简化了用户在多线程条件下的编程复杂度,增强了多线程运行环境下处理器对线程的保护. 展开更多
关键词 多线程处理器 多线程处理 FPGA 嵌入式系统 处理器设计
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一种基于总线的多处理器共享内存机制 被引量:6
18
作者 徐恪 吴建平 +1 位作者 喻中超 徐明伟 《小型微型计算机系统》 CSCD 北大核心 2003年第3期321-326,共6页
基于总线的分布式多处理器体系结构是目前常见的高性能路由器硬件体系结构 .清华大学计算机系在研制“86 3”重大项目“高性能安全路由器”的过程中 ,在基于 Compact PCI总线的 Power PC多处理器平台上实现了一种多处理器共享内存机制 ... 基于总线的分布式多处理器体系结构是目前常见的高性能路由器硬件体系结构 .清华大学计算机系在研制“86 3”重大项目“高性能安全路由器”的过程中 ,在基于 Compact PCI总线的 Power PC多处理器平台上实现了一种多处理器共享内存机制 .该共享内存机制 (SM机制 )实现了一系列核心对象 ,包括 SM内存、SM信号量、SM消息队列和SM任务控制块等 .本文详细介绍了 展开更多
关键词 处理器 共享内存机制 cpu COMPACTPCI总线 地址映射机制 消息通信 INTERNET
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微处理器浮点运算功能的测试方法研究 被引量:3
19
作者 曲英杰 夏宏 王沁 《计算机工程与应用》 CSCD 北大核心 2001年第7期42-43,46,共3页
该文给出了一种微处理器浮点运算功能的测试方法,该方法的测试工作量少、测试时间短,而同时又具有较高的测试覆盖率。工程实践表明,该方法确实是一种可行的、有效的功能测试方法。
关键词 处理器 功能测试 浮点运算 测试覆盖率 cpu 测试
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体系结构模拟器在处理器设计过程中的作用 被引量:8
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作者 张乾龙 侯锐 +2 位作者 杨思博 赵博彦 张立新 《计算机研究与发展》 EI CSCD 北大核心 2019年第12期2702-2719,共18页
随着摩尔定律趋于终结,处理器性能的提升越来越依赖于处理器微体系结构的优化改良,而处理器微体系结构的优化改良离不开体系结构模拟器的辅助,因此体系结构模拟器在现代和未来的高性能处理器设计中的作用越来越重要.具体地,体系结构模... 随着摩尔定律趋于终结,处理器性能的提升越来越依赖于处理器微体系结构的优化改良,而处理器微体系结构的优化改良离不开体系结构模拟器的辅助,因此体系结构模拟器在现代和未来的高性能处理器设计中的作用越来越重要.具体地,体系结构模拟器可以辅助进行处理器微结构探索、芯片逻辑验证、硅后验证环境搭建、系统软件开发等工作.首先,介绍了开源模拟器与处理器设计的关系,并指出开源模拟器在辅助进行处理器设计方面的不足,同时对处理器厂商使用模拟器辅助进行处理器设计的方法和经验进行了分析总结.其次,对用于处理器微结构优化和改进的性能模拟器的校准方法进行了总结,然后对模拟器的纵向和横向优化方法进行了总结.最后,对新型异构模拟器进行了总结,并对未来模拟器的发展和基于模拟器进行处理器设计的方法进行了总结和展望. 展开更多
关键词 处理器设计 模拟器 性能评估 性能建模 高性能计算 异构模拟器 模拟器校准 量化分析
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