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基于改进的布斯算法FPGA嵌入式18×18乘法器
被引量：
1
1
作者
王鲁豫
陈春深
国磊
《现代电子技术》
2012年第8期154-156,共3页
设计了一款嵌入FPGA的乘法器,该乘法器能够满足两个18b有符号或17b无符号数的乘法运算。该设计基于改进的布斯算法,提出了一种新的布斯译码和部分积结构,并对9-2压缩树和超前进位加法器进行了优化。该乘法器采用TSMC 0.18μm CMOS工艺,...
设计了一款嵌入FPGA的乘法器,该乘法器能够满足两个18b有符号或17b无符号数的乘法运算。该设计基于改进的布斯算法,提出了一种新的布斯译码和部分积结构,并对9-2压缩树和超前进位加法器进行了优化。该乘法器采用TSMC 0.18μm CMOS工艺,其关键路径延迟为3.46ns。
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关键词
布斯算法
部分积
9-2压缩
两级超前进位加法器
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职称材料
题名
基于改进的布斯算法FPGA嵌入式18×18乘法器
被引量：
1
1
作者
王鲁豫
陈春深
国磊
机构
中国空空导弹研究院
出处
《现代电子技术》
2012年第8期154-156,共3页
文摘
设计了一款嵌入FPGA的乘法器,该乘法器能够满足两个18b有符号或17b无符号数的乘法运算。该设计基于改进的布斯算法,提出了一种新的布斯译码和部分积结构,并对9-2压缩树和超前进位加法器进行了优化。该乘法器采用TSMC 0.18μm CMOS工艺,其关键路径延迟为3.46ns。
关键词
布斯算法
部分积
9-2压缩
两级超前进位加法器
Keywords
Booth algorithm
partial product
9-2 compressure
two-stage carry lookahead adder
分类号
TN791 [电子电信—电路与系统]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
基于改进的布斯算法FPGA嵌入式18×18乘法器
王鲁豫
陈春深
国磊
《现代电子技术》
2012
1
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