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玻璃基板在芯片封装中的应用和性能要求 被引量：4
1
作者 张兴治 田英良 +2 位作者 赵志永 张迅 王如志 《硅酸盐通报》 北大核心 2025年第2期707-716,共10页
玻璃基板凭借优异的高频电学性能、热稳定性和化学稳定性,有望成为先进封装技术中的关键材料。本文通过分析玻璃基板在封装过程中的作用与优势,探讨了玻璃基板在中介层、扇出型封装、微机电系统封装和集成天线封装等先进封装技术中的应... 玻璃基板凭借优异的高频电学性能、热稳定性和化学稳定性,有望成为先进封装技术中的关键材料。本文通过分析玻璃基板在封装过程中的作用与优势,探讨了玻璃基板在中介层、扇出型封装、微机电系统封装和集成天线封装等先进封装技术中的应用,总结了未来芯片封装用玻璃基板的常见成分体系及主要理化性能参数,并对玻璃基板未来的应用发展进行了展望。 展开更多
关键词 玻璃基板 芯片封装 玻璃通孔 硼硅玻璃 铝硅玻璃 无碱玻璃
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MOS管选通的硅通孔键合前测试
2
作者 窦贤锐 梁华国 +3 位作者 黄正峰 鲁迎春 陈田 刘军 《电子与信息学报》 北大核心 2025年第9期3286-3291,共6页
在集成芯片的制造过程中,硅通孔(TSV)中可能会出现许多缺陷,这些缺陷会影响通过硅通孔信号的完整性,因此在早期生产阶段检测这些缺陷至关重要。现有的测试方法存在测试面积和时间开销大、测试精度低的问题。该文选择N型金属氧化物半导... 在集成芯片的制造过程中,硅通孔(TSV)中可能会出现许多缺陷,这些缺陷会影响通过硅通孔信号的完整性,因此在早期生产阶段检测这些缺陷至关重要。现有的测试方法存在测试面积和时间开销大、测试精度低的问题。该文选择N型金属氧化物半导体场效应管(NMOS)和P型金属氧化物半导体场效应管(PMOS)作为选通门,以减小共享测试的面积开销;采用两级电压比较器放大测试TSV和参考电容的电压差,可以检测大于等于50Ω的电阻性开路缺陷和小于等于9 MΩ的泄漏缺陷。与其他方案对比,该方案具有电阻性开路缺陷检测精度高、最小的测试面积和时间开销的优点。 展开更多
关键词 集成芯片 硅通孔 键合前测试 比较器
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硅通孔电迁移寿命评价系统设计
3
作者 张立廷 龚涛 +2 位作者 陈思 周斌 卢向军 《电子测量技术》 北大核心 2025年第2期75-83,共9页
由于缺乏专门的试验系统,三维封装中的硅通孔电迁移寿命评价往往需要借助多种设备和仪器,以应对不同试验需求,这不仅增加了试验的复杂性,还可能引入不确定性因素。以LabVIEW作为上位机软件开发平台,可编程控制器和工控机作为核心控制单... 由于缺乏专门的试验系统,三维封装中的硅通孔电迁移寿命评价往往需要借助多种设备和仪器,以应对不同试验需求,这不仅增加了试验的复杂性,还可能引入不确定性因素。以LabVIEW作为上位机软件开发平台,可编程控制器和工控机作为核心控制单元,联合精密电源、高精度万用表、继电器阵列、样品连接端等研发了TSV电迁移寿命评价系统,以确保对TSV电迁移试验过程中电压、电流等关键参数的准确采集和监测。借助研发的TSV电迁移寿命评价系统,通过开展双通孔TSV样品电迁移加速寿命试验,分析了TSV在不同电应力(1×10^(5)、5×10^(5)和1×10^(6)A/cm^(2))和温度应力(25℃、50℃和75℃)条件下的特征失效特性。实验结果表明,相同温度下,电流越大TSV样品失效越快,在25℃下电流密度为1×10^(5)A/cm^(2)时的样品失效时间约为56.2 h,而1×10^(6)A/cm^(2)时仅为10.5 h;电流相同时,温度越高TSV样品失效越快,温度从25℃升高到75℃时,样品失效时间减少了约64.9%。基于TSV样品失效时间得到其特征失效时间,并通过设计算法得到TSV电迁移Black寿命模型及其参数,E a=0.672、n=0.665825、A=6.08999×10^(-130)。 展开更多
关键词 LABVIEW 硅通孔 电迁移 寿命评价 特征失效
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硅通孔互连结构热-机械可靠性研究进展
4
作者 董子萱 仓冬青 +2 位作者 赵继聪 孙海燕 张凯虹 《半导体技术》 北大核心 2025年第6期552-567,共16页
高性能计算(HPC)和物联网等新兴领域的高速发展推动了封装技术的进步,对更高集成度和更小型化电子设备的需求日益增长。传统的2D封装技术在满足芯片高性能和功能多样化方面显露出局限性,而2.5D封装作为一项补充技术,已成为提升芯片性能... 高性能计算(HPC)和物联网等新兴领域的高速发展推动了封装技术的进步,对更高集成度和更小型化电子设备的需求日益增长。传统的2D封装技术在满足芯片高性能和功能多样化方面显露出局限性,而2.5D封装作为一项补充技术,已成为提升芯片性能和集成度的重要解决方案之一。硅通孔(TSV)作为2.5D封装中的核心组成部分,其可靠性对2.5D封装的性能和寿命有直接影响。以TSV的制作工艺及其潜在可靠性问题为切入点,系统地总结和探讨了TSV的材料、结构及工艺方面对其热-机械可靠性的影响。 展开更多
关键词 硅通孔(TSV) 热-机械可靠性 封装应力 2.5D封装 形变
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结合多通孔的超导接地共面波导传输线的仿真
5
作者 刘星江 张梦凡 +9 位作者 张潮洁 杨天 袁本政 何昊冉 冯薛飞 查治国 刘佳宁 樊凯哲 王卫龙 穆清 《现代电子技术》 北大核心 2025年第22期1-7,共7页
在超导量子计算中,增加量子比特数量是提高量子计算机性能的有效途径之一。但是,随着量子比特数量的增加,单芯片上量子比特控制线的布线将变得十分困难。目前很有潜力的一个解决方法是在芯片上引入硅通孔结构,将量子比特和控制线分层布... 在超导量子计算中,增加量子比特数量是提高量子计算机性能的有效途径之一。但是,随着量子比特数量的增加,单芯片上量子比特控制线的布线将变得十分困难。目前很有潜力的一个解决方法是在芯片上引入硅通孔结构,将量子比特和控制线分层布局,由通孔实现组件间微波信号的传递。因此,对通孔传输模型开展研究,旨在实现超导量子电路不同层之间微波信号的垂直传输,为量子组件分层布局提供支撑。首先,通过微波传输理论分析了通孔的传输行为,设计了包含多种通孔的二维截面模型;然后,通过对不同通孔尺寸、形状及内外通孔间距的仿真实验,得到了多个阻抗匹配的多通孔截面模型。在此基础上,提出了结合特性阻抗(50Ω)的超导接地共面波导传输线的验证方案,实验结果表明,所设计的多通孔传输模型很好地实现了阻抗匹配,从而验证了该方法的有效性与可行性,为超导量子芯片多层架构中通孔模块设计提供了有效参考。 展开更多
关键词 超导量子计算 超导量子芯片 硅通孔 共面波导 阻抗匹配 传输线
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3D IC封装技术中硅通孔研究进展综述
6
作者 张芊帆 何茜 +1 位作者 田雨 丰光银 《电子与信息学报》 北大核心 2025年第9期3057-3069,共13页
三维集成电路(3D IC)以其低延迟和高密度等优势,成为后摩尔时期的重要研究方向之一。其中硅通孔(TSV)作为3D IC中层间互连的关键技术,相关热、电和信号问题已有了广泛的研究。为更好地了解TSV技术的原理及研究现状,该文概述了近年来TSV... 三维集成电路(3D IC)以其低延迟和高密度等优势,成为后摩尔时期的重要研究方向之一。其中硅通孔(TSV)作为3D IC中层间互连的关键技术,相关热、电和信号问题已有了广泛的研究。为更好地了解TSV技术的原理及研究现状,该文概述了近年来TSV技术在3D IC设计中的研究进展。首先,针对TSV热问题,综述了3D IC的热建模方法和TSV的热管理策略。其次,针对电源完整性问题,介绍了布局优化、背面供电网络(BPDN)技术等解决方案。之后,针对信号完整性问题,阐述了电磁屏蔽、应用低介电常数材料、新型互连等方法。最后,对TSV目前仍存在的局限性进行了总结,并在此基础上重点展望了多物理场协同优化、纳米级TSV(nTSV)与背面供电网络集成设计、新型材料与TSV阵列以及智能优化方法在未来的发展空间。 展开更多
关键词 三维集成电路 硅通孔 热管理 电源完整性 信号完整性
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基于GEO-KOA-BP的TSV三维互联结构总剂量效应预测模型
7
作者 刘帅 曹菲 秦建强 《核电子学与探测技术》 北大核心 2025年第9期1381-1391,共11页
当航天器在轨运行时,高能粒子辐射诱发的总剂量效应(Total Ionizing Dose,TID)会导致电子元器件性能参数退化,严重威胁任务可靠性。针对传统反向传播(Back Propagation,BP)神经网络预测TID效应存在着精度不足、易陷入局部最优解等问题,... 当航天器在轨运行时,高能粒子辐射诱发的总剂量效应(Total Ionizing Dose,TID)会导致电子元器件性能参数退化,严重威胁任务可靠性。针对传统反向传播(Back Propagation,BP)神经网络预测TID效应存在着精度不足、易陷入局部最优解等问题,本文提出一种基于GEO-KOA-BP神经网络的TID效应预测模型,通过融合金鹰优化算法(Golden Eagle Optimizer,GEO)的全局搜索能力和开普勒优化算法(Kepler Optimization Algorithm,KOA)的局部寻优特性,构建两阶段优化框架:首先采用GEO动态确定网络神经元数量及学习率,随后通过KOA对初始权重和阈值进行调整。基于Science Data Bank标准数据集的仿真实验结果表明,相较于传统BP神经网络,该模型对垂直硅通孔(Through Silicon Via,TSV)三维互联结构特性参数随辐照总剂量变化趋势的预测结果,在RMSE、MAE和训练时间上平均降低了63.5%、49.5%和86.5%。该模型可为航天器电子元器件选型及抗辐照加固设计评估提供可靠依据。 展开更多
关键词 总剂量效应 多算法融合优化 BP神经网络 垂直硅通孔结构
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一种3D堆叠集成电路中间绑定测试时间优化方案 被引量：14
8
作者 常郝 梁华国 +2 位作者 蒋翠云 欧阳一鸣 徐辉 《电子学报》 EI CAS CSCD 北大核心 2015年第2期393-398,共6页
中间绑定测试能够更早地检测出3D堆叠集成电路绑定过程引入的缺陷,但导致测试时间和测试功耗剧增.考虑测试TSV、测试管脚和测试功耗等约束条件,采用整数线性规划方法在不同的堆叠布局下优化中间绑定测试时间.与仅考虑绑定后测试不同,考... 中间绑定测试能够更早地检测出3D堆叠集成电路绑定过程引入的缺陷,但导致测试时间和测试功耗剧增.考虑测试TSV、测试管脚和测试功耗等约束条件,采用整数线性规划方法在不同的堆叠布局下优化中间绑定测试时间.与仅考虑绑定后测试不同,考虑中间绑定测试时,菱形结构和倒金字塔结构比金字塔结构测试时间分别减少4.39%和40.72%,测试TSV增加11.84%和52.24%,测试管脚减少10.87%和7.25%.在测试功耗约束下,金字塔结构的测试时间增加10.07%,而菱形结构和倒金字塔结构测试时间只增加4.34%和2.65%.实验结果表明,菱形结构和倒金字塔结构比金字塔结构更具优势. 展开更多
关键词 三维堆叠集成电路 中间绑定测试 硅通孔 测试访问机制 整数线性规划
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TSV结构热机械可靠性研究综述 被引量：23
9
作者 秦飞 王珺 +3 位作者 万里兮 于大全 曹立强 朱文辉 《半导体技术》 CAS CSCD 北大核心 2012年第11期825-831,共7页
硅通孔(TSV)结构是三维电路集成和器件封装的关键结构单元。TSV结构是由电镀铜填充的Cu-Si复合结构,该结构具有Cu/Ta/SiO2/Si多层界面,而且界面具有一定工艺粗糙度。TSV结构中,由于Cu和Si的热膨胀系数相差6倍,致使TSV器件热应力水平较高... 硅通孔(TSV)结构是三维电路集成和器件封装的关键结构单元。TSV结构是由电镀铜填充的Cu-Si复合结构,该结构具有Cu/Ta/SiO2/Si多层界面,而且界面具有一定工艺粗糙度。TSV结构中,由于Cu和Si的热膨胀系数相差6倍,致使TSV器件热应力水平较高,引发严重的热机械可靠性问题。这些可靠性问题严重影响TSV技术的发展和应用,也制约了基于TSV技术封装产品的市场化进程。针对TSV结构的热机械可靠性问题,综述了国内外研究进展,提出了亟需解决的若干问题:电镀填充及退火工艺过程残余应力测量、TSV界面完整性的量化评价方法、热载荷和电流作用下TSV-Cu的胀出变形计算模型问题等。 展开更多
关键词 硅通孔 可靠性 热失配 应力 界面完整性
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功耗约束下的3D多核芯片芯核级测试调度算法 被引量：11
10
作者 王伟 林卓伟 +3 位作者 陈田 刘军 方芳 吴玺 《电子测量与仪器学报》 CSCD 2012年第7期591-596,共6页
三维堆叠集成电路测试中的一个关键的挑战是在功耗约束下,在绑定前测试和绑定后测试中,协同优化测试应用时间和测试硬件开销。将传统的二维芯片的绑定前和绑定后测试调度方法运用于三维堆叠集成电路的测试调度会导致测试应用时间的延长... 三维堆叠集成电路测试中的一个关键的挑战是在功耗约束下,在绑定前测试和绑定后测试中,协同优化测试应用时间和测试硬件开销。将传统的二维芯片的绑定前和绑定后测试调度方法运用于三维堆叠集成电路的测试调度会导致测试应用时间的延长。我们分别针对未堆叠的集成电路和N(N≥2)层芯片堆叠的3D-SICs,提出了一种功耗约束下的测试调度优化算法。在ITC’02基准电路的实验结果表明,算法在功耗约束下,测试应用时间和测试数据寄存器个数分别减少多达33.8%和28.6%,证明算法能有效地权衡测试应用时间和硬件开销。 展开更多
关键词 测试调度 三维堆叠集成电路 测试结构 JTAG 过硅通孔
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2TF:一种协同考虑过硅通孔和热量的三维芯片布图规划算法 被引量：6
11
作者 王伟 张欢 +4 位作者 方芳 陈田 刘军 李欣 邹毅文 《电子学报》 EI CAS CSCD 北大核心 2012年第5期971-976,共6页
三维芯片由多个平面器件层垂直堆叠而成,并通过过硅通孔(TSV,Through Silicon Via)进行层间互连,显著缩短了互连线长度、提高了芯片集成度.但三维芯片也带来了一系列问题,其中单个过硅通孔在目前的工艺尺寸下占据相对较大的芯片面积,且... 三维芯片由多个平面器件层垂直堆叠而成,并通过过硅通孔(TSV,Through Silicon Via)进行层间互连,显著缩短了互连线长度、提高了芯片集成度.但三维芯片也带来了一系列问题,其中单个过硅通孔在目前的工艺尺寸下占据相对较大的芯片面积,且其相对滞后的对准技术亦降低了芯片良率,因此在三维芯片中引入过多的过硅通孔将增加芯片的制造和测试成本.垂直堆叠在使得芯片集成度急剧提高的同时也使得芯片的功耗密度在相同的面积上成倍增长,由此导致芯片发热量成倍增长.针对上述问题,本文提出了一种协同考虑过硅通孔和热量的三维芯片布图规划算法2TF,协同考虑了器件功耗、互连线功耗和过硅通孔数目.在MCNC标准电路上的实验结果表明,本文算法过硅通孔数目和芯片的峰值温度都有较大的降低. 展开更多
关键词 三维芯片 布图规划 过硅通孔 热量 互连线功耗
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TSV三维集成的缺陷检测技术 被引量：9
12
作者 陈鹏飞 宿磊 +2 位作者 独莉 廖广兰 史铁林 《半导体技术》 CAS CSCD 北大核心 2016年第1期63-69,共7页
硅通孔(TSV)三维集成以其集成密度大、互连延时短以及潜在经济效益高等优势迅速成为了研究热点,三维集成的缺陷检测技术对于优化制造工艺、降低生产成本以及提高器件可靠性等方面均具有十分重要的意义。总结了TSV三维集成缺陷检测面临... 硅通孔(TSV)三维集成以其集成密度大、互连延时短以及潜在经济效益高等优势迅速成为了研究热点,三维集成的缺陷检测技术对于优化制造工艺、降低生产成本以及提高器件可靠性等方面均具有十分重要的意义。总结了TSV三维集成缺陷检测面临的巨大挑战,详细介绍了四类缺陷检测方法,包括电学检测方法、光学检测方法、声学检测方法以及X射线检测方法,讨论了这些方法应用于三维集成缺陷检测的原理、特性、不足以及需要解决的关键问题。未来三维集成缺陷将愈加复杂,需要不断加强缺陷的生成和演变机理研究,丰富缺陷检测方法,并持续改善各类方法的检测精度、稳定性以及检测效率。 展开更多
关键词 硅通孔(TSV) 三维(3D)集成 缺陷检测 电学检测 光学检测 声学检测 X射线检测
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3D-SIC中多链式可配置容错结构 被引量：7
13
作者 王伟 董福弟 +3 位作者 方芳 兰方勇 陈田 刘军 《电子测量与仪器学报》 CSCD 2012年第2期126-131,共6页
三维(3-Dimension)芯片结构由于有着高密度、高速率、低功耗等优点而逐渐成为超大规模集成电路技术中的热门研究方向之一,在3D结构中通过使用硅通孔来连接垂直方向上的不同模块单元。但TSV在生产过程中会出现部分失效,导致整个芯片的失... 三维(3-Dimension)芯片结构由于有着高密度、高速率、低功耗等优点而逐渐成为超大规模集成电路技术中的热门研究方向之一,在3D结构中通过使用硅通孔来连接垂直方向上的不同模块单元。但TSV在生产过程中会出现部分失效,导致整个芯片的失效。鉴于此,提出了多链式可配置容错结构,通过配置交叉开关单元,将TSV链与增加的冗余TSV导通的方法实现失效TSV的修复。实验表明整体修复率可以达到99%以上,同时面积开销和传输延迟也较低。 展开更多
关键词 三维 过硅通孔 修复 容错
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射频微系统冷却技术综述 被引量：11
14
作者 胡长明 魏涛 +1 位作者 钱吉裕 王锐 《现代雷达》 CSCD 北大核心 2020年第3期1-11,共11页
雷达、电子战等射频电子装备向高集成度和大功率方向发展,有力牵引了射频微系统技术的进步,同时给冷却设计带来三大挑战:高面热流度、热堆叠和高体热流密度。冷却技术成为制约射频微系统应用的关键瓶颈之一。文中综述了国内外当前射频... 雷达、电子战等射频电子装备向高集成度和大功率方向发展,有力牵引了射频微系统技术的进步,同时给冷却设计带来三大挑战:高面热流度、热堆叠和高体热流密度。冷却技术成为制约射频微系统应用的关键瓶颈之一。文中综述了国内外当前射频微系统冷却技术的发展现状,传统的远程散热架构因界面多与传热路径远已难以为继,高集成度的近结冷却技术显著提升芯片散热能力;以有源相控阵雷达为例,提出了射频微系统冷却的三代技术路线,指出了射频微系统热设计的主要发展方向。 展开更多
关键词 射频微系统 冷却技术 金刚石衬底 蒸发微流体 硅基微流道 硅通孔 热-电薄膜制冷 热-电协同设计
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三维集成电路中硅通孔缺陷建模及自测试/修复方法研究 被引量：6
15
作者 余乐 杨海钢 +3 位作者 谢元禄 张甲 张春红 韦援丰 《电子与信息学报》 EI CSCD 北大核心 2012年第9期2247-2253,共7页
硅通孔(Through Silicon Via,TSV)是3维集成电路(3D IC)进行垂直互连的关键技术,而绝缘层短路缺陷和凸点开路缺陷是TSV两种常见的失效形式。该文针对以上两种典型缺陷建立了TSV缺陷模型,研究了侧壁电阻及凸点电阻与TSV尺寸之间的关系,... 硅通孔(Through Silicon Via,TSV)是3维集成电路(3D IC)进行垂直互连的关键技术,而绝缘层短路缺陷和凸点开路缺陷是TSV两种常见的失效形式。该文针对以上两种典型缺陷建立了TSV缺陷模型,研究了侧壁电阻及凸点电阻与TSV尺寸之间的关系,并提出了一种基于TSV缺陷电阻端电压的检测方法。同时,设计了一种可同时检测以上两种缺陷的自测试电路验证所提方法,该自测试电路还可以级联起来完成片内修复功能。通过分析面积开销可得,自测试/修复电路在3D IC中所占比例随CMOS/TSV工艺尺寸减小而减小,随TSV阵列规模增大而减小。 展开更多
关键词 3维集成电路 硅通孔 缺陷 自测试 扫描/修复链
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防串扰的3D芯片TSV自动布局 被引量：4
16
作者 侯立刚 李春桥 +3 位作者 白澍 汪金辉 刁麓弘 刘伟平 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2013年第4期578-583,共6页
为了防止3D芯片中的硅过孔(TSV)串扰,提出一种TSV自动排布算法.该算法结合TSV串扰的机理,利用Comsol证明了通过接地TSV解决屏蔽方法的有效性,完成了对接地TSV屏蔽效果的量化;提出电源?接地TSV和信号TSV自动排布算法,其中考虑了不同类型... 为了防止3D芯片中的硅过孔(TSV)串扰,提出一种TSV自动排布算法.该算法结合TSV串扰的机理,利用Comsol证明了通过接地TSV解决屏蔽方法的有效性,完成了对接地TSV屏蔽效果的量化;提出电源?接地TSV和信号TSV自动排布算法,其中考虑了不同类型TSV比例和工艺最小间距对3D芯片性能的影响.最后利用IBM基准电路进行仿真,结果表明,文中算法可以防串扰的目的对电路中TSV进行自动布局. 展开更多
关键词 3D芯片 串扰 硅过孔
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3D NoC关键通信部件容错方法研究综述 被引量：3
17
作者 欧阳一鸣 孙成龙 +4 位作者 陈奇 梁华国 易茂祥 黄正峰 闫爱斌 《电子学报》 EI CAS CSCD 北大核心 2016年第12期3053-3063,共11页
三维片上网络通过硅通孔(Through Silicon Via,TSV)将多层芯片进行堆叠,具有集成密度大,通信效率高等特点,是片上多核系统的主流通信架构.然而,工艺偏差及物理缺陷所引发的错误和TSV良率较低等因素,使得三维片上网络面临严重的故障问题... 三维片上网络通过硅通孔(Through Silicon Via,TSV)将多层芯片进行堆叠,具有集成密度大,通信效率高等特点,是片上多核系统的主流通信架构.然而,工艺偏差及物理缺陷所引发的错误和TSV良率较低等因素,使得三维片上网络面临严重的故障问题.为保证通信效率,对三维片上网络关键通信部件进行容错设计必不可少.本文针对三维片上网络关键通信部件——路由器和TSV的故障和容错相关问题,从容错必要性、国内外研究现状、未来的研究方向和关键问题、以及拟提出的相关解决方案四个方面,展开深入探讨.为提高片上网络可靠性、保证系统高效通信提供一体化的解决方案. 展开更多
关键词 集成电路 三维片上网络 容错 TSV 路由器加固
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“存储＋逻辑”3D集成电路的硅通孔可测试性设计 被引量：6
18
作者 叶靖 郭瑞峰 +4 位作者 胡瑜 郑武东 黄宇 赖李洋 李晓维 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2014年第1期146-153,共8页
为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫... 为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫描链结构,实现串联和并联2种与存储晶片边界扫描链连接的模式;最后在逻辑晶片上增加寄存器,以保存测试过程所使用的配置比特,控制整体测试流程.实验数据表明,该设计仅比原有的IEEE1149.1边界扫描电路增加了0.4%的面积开销,而测试时间缩短为已有工作的1?6. 展开更多
关键词 3D集成电路 硅通孔 可测试性设计 JEDEC协议JESD229 IEEE 1149 1协议
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低阻硅TSV高温工艺中的热力学分析 被引量：7
19
作者 王士伟 严阳阳 +1 位作者 程志强 陈淑芬 《北京理工大学学报》 EI CAS CSCD 北大核心 2017年第2期201-206,共6页
针对低阻硅TSV热力学研究的空白做出了相应的仿真分析.首先介绍了低阻硅TSV转接层的加工工艺,接着基于实验尺寸,在350℃工艺温度下,模拟了低阻硅TSV的涨出高度及应力分布.不同于铜基TSV,低阻硅TSV的涨出区域主要集中在聚合物绝缘层的上... 针对低阻硅TSV热力学研究的空白做出了相应的仿真分析.首先介绍了低阻硅TSV转接层的加工工艺,接着基于实验尺寸,在350℃工艺温度下,模拟了低阻硅TSV的涨出高度及应力分布.不同于铜基TSV,低阻硅TSV的涨出区域主要集中在聚合物绝缘层的上方.为了减小低阻硅TSV的涨出高度及热应力,分别对工艺温度、表面SiO_2厚度、低阻硅TSV的直径、高度、间距和BCB绝缘层厚度进行了变参分析.结果表明,减小BCB绝缘层的厚度及高度以及增加表面SiO_2厚度是抑制低阻硅TSV膨胀高度及减小热应力的有效方法. 展开更多
关键词 三维集成电路 硅通孔 低阻硅 热膨胀
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基于云模型进化算法的硅通孔数量受约束的3D NoC测试规划研究 被引量：7
20
作者 许川佩 陈家栋 万春霆 《电子与信息学报》 EI CSCD 北大核心 2015年第2期477-483,共7页
针对硅通孔(TSV)价格昂贵、占用芯片面积大等问题,该文采用基于云模型的进化算法对TSV数量受约束的3维片上网络(3D No C)进行测试规划研究,以优化测试时间,并探讨TSV的分配对3D No C测试的影响,进一步优化3D No C在测试模式下的TSV数量... 针对硅通孔(TSV)价格昂贵、占用芯片面积大等问题,该文采用基于云模型的进化算法对TSV数量受约束的3维片上网络(3D No C)进行测试规划研究,以优化测试时间,并探讨TSV的分配对3D No C测试的影响,进一步优化3D No C在测试模式下的TSV数量。该方法将基于云模型的进化算法、小生境技术以及遗传算法的杂交技术结合起来,有效运用遗传、优胜劣汰以及保持群落的多样性等理念,以提高算法的寻优速度和寻优精度。研究结果表明,该算法既能有效避免陷入局部最优解,又能提高全局寻优能力和收敛速度,缩短了测试时间,并且优化了3D No C的测试TSV数量,提高了TSV的利用率。 展开更多
关键词 3维片上网络 硅通孔 云模型 进化算法
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