基于TAM分组策略的SoC测试多目标优化设计 被引量：1

1

作者 谈恩民 李清清 《微电子学与计算机》 CSCD 北大核心 2013年第10期69-72,共4页

在片上系统芯片(System-on-Chip,SoC)测试优化技术的研究中,测试时间和测试功耗是相互影响相互制约的两个因素.在基于测试访问机制(Test Access Mechanism,TAM)分组策略的基础上,以测试时间和测试功耗为目标建立了联合优化模型,运用多... 在片上系统芯片(System-on-Chip,SoC)测试优化技术的研究中,测试时间和测试功耗是相互影响相互制约的两个因素.在基于测试访问机制(Test Access Mechanism,TAM)分组策略的基础上,以测试时间和测试功耗为目标建立了联合优化模型,运用多目标遗传算法对模型进行求解.以ITC’02标准电路中的p93791电路为实例进行验证,表明此方法能够在测试时间和测试功耗的优化上获得较理想的解,且能提高TAM通道的利用率. 展开更多

关键词 SOC测试 测试时间 测试功耗 测试访问机制 多目标遗传算法

在线阅读 下载PDF 职称材料

基于外壳架构与测试访问机制的数字芯核可测试性设计 被引量：2

2

作者 陈圣俭 李广进 高华 《微电子学与计算机》 CSCD 北大核心 2012年第6期42-45,50,共5页

深亚徽米技术的应用以及芯核的嵌入性特点.使传统的测试方法不再能满足芯核测试的需要.IEEEStdl 500针对此问题提出了芯核的可测试性设计方案——外壳架构和测试访问机制.基于IEEE Stdl 500.以74373与741 38软梭为例,提出数字芯梭可测... 深亚徽米技术的应用以及芯核的嵌入性特点.使传统的测试方法不再能满足芯核测试的需要.IEEEStdl 500针对此问题提出了芯核的可测试性设计方案——外壳架构和测试访问机制.基于IEEE Stdl 500.以74373与741 38软梭为例,提出数字芯梭可测试性设计的方法,并通过多种指令仿真验证了设计的合理性;设计的TAM控制器复用JTAC-端口,节约了测试端口资源.提供了测试效率. 展开更多

关键词 IEEE Std1500 外壳 可测试性 测试访问机制 tam控制器

在线阅读 下载PDF 职称材料

一种3D堆叠集成电路中间绑定测试时间优化方案 被引量：14

3

作者 常郝 梁华国 +2 位作者 蒋翠云 欧阳一鸣 徐辉 《电子学报》 EI CAS CSCD 北大核心 2015年第2期393-398,共6页

中间绑定测试能够更早地检测出3D堆叠集成电路绑定过程引入的缺陷,但导致测试时间和测试功耗剧增.考虑测试TSV、测试管脚和测试功耗等约束条件,采用整数线性规划方法在不同的堆叠布局下优化中间绑定测试时间.与仅考虑绑定后测试不同,考... 中间绑定测试能够更早地检测出3D堆叠集成电路绑定过程引入的缺陷,但导致测试时间和测试功耗剧增.考虑测试TSV、测试管脚和测试功耗等约束条件,采用整数线性规划方法在不同的堆叠布局下优化中间绑定测试时间.与仅考虑绑定后测试不同,考虑中间绑定测试时,菱形结构和倒金字塔结构比金字塔结构测试时间分别减少4.39%和40.72%,测试TSV增加11.84%和52.24%,测试管脚减少10.87%和7.25%.在测试功耗约束下,金字塔结构的测试时间增加10.07%,而菱形结构和倒金字塔结构测试时间只增加4.34%和2.65%.实验结果表明,菱形结构和倒金字塔结构比金字塔结构更具优势. 展开更多

关键词 三维堆叠集成电路 中间绑定测试 硅通孔 测试访问机制 整数线性规划

在线阅读 下载PDF 职称材料

一种改进的层次化SOCs并行测试封装扫描单元 被引量：3

4

作者 邓立宝 乔立岩 +1 位作者 俞洋 彭喜元 《电子学报》 EI CAS CSCD 北大核心 2012年第5期949-954,共6页

测试封装是实现SOC内部IP核可测性和可控性的关键,而扫描单元是测试封装最重要的组成部分.然而传统的测试封装扫描单元在应用于层次化SOCs测试时存在很多缺点,无法保证内部IP核的完全并行测试,并且在测试的安全性,功耗等方面表现出很大... 测试封装是实现SOC内部IP核可测性和可控性的关键,而扫描单元是测试封装最重要的组成部分.然而传统的测试封装扫描单元在应用于层次化SOCs测试时存在很多缺点,无法保证内部IP核的完全并行测试,并且在测试的安全性,功耗等方面表现出很大问题.本文提出一种改进的层次化SOCs测试封装扫描单元结构,能够有效解决上述问题,该结构的主要思想是对现有的扫描单元进行改进,实现并行测试的同时,通过在适当的位置增加一个传输门,阻止无序的数据在非测试时段进入IP核,使得IP核处于休眠状态,保证了测试的安全性,实现了测试时的低功耗.最后将这种方法应用在一个工业上的层次化SOCs,实验分析表明,改进的测试封装扫描单元比现有扫描单元在增加较小硬件开销的前提下,在并行测试、低功耗、测试安全性和测试覆盖率方面有着明显的优势. 展开更多

关键词 层次化SOCs 测试封装扫描单元 并行测试 低功耗

在线阅读 下载PDF 职称材料

基于安全控制边界单元的IP核测试封装方法 被引量：2

5

作者 俞洋 向刚 乔立岩 《电子学报》 EI CAS CSCD 北大核心 2011年第A03期99-103,共5页

为了解决测试信息传递的问题,IEEE组织推出了IEEE1500 IP(Intellectual Property)核测试封装标准以标准化IP核测试接口.然而该标准给出的典型测试封装存在由测试数据扫描移入造成的不安全隐患.本文提出了一种基于安全控制边界单元的IP... 为了解决测试信息传递的问题,IEEE组织推出了IEEE1500 IP(Intellectual Property)核测试封装标准以标准化IP核测试接口.然而该标准给出的典型测试封装存在由测试数据扫描移入造成的不安全隐患.本文提出了一种基于安全控制边界单元的IP核测试封装方法.这种方法的核心思想是在典型的测试封装边界单元的基础上添加一个CMOS(Complementary Metal Oxide Semiconductor)传输门,有效消除了测试过程中扫描移位对被测IP核电路的影响.实验结果表明,这种基于安全控制边界单元的测试封装能够在完成测试任务的同时,有效降低IP核输入端口的测试数据数据跳变次数,使IP核处于安全状态,还可以降低扫描移位过程中产生的动态测试功耗. 展开更多

关键词 系统芯片 IEEE1500标准 测试封装 传输门

在线阅读 下载PDF 职称材料

一种片上网络路由器的测试方法 被引量：1

6

作者 欧阳一鸣 齐芸 梁华国 《电信科学》 北大核心 2010年第3期52-57,共6页

本文在总结片上网络多播测试方法的基础上,针对多播测试方法的缺陷提出了两种改进的片上网络路由器的测试方法。实验证明,这两种改进的方法较多播测试方法减少了测试时间和测试包数,且随着芯片规模的增大,这种优势越明显。在两种改进的... 本文在总结片上网络多播测试方法的基础上,针对多播测试方法的缺陷提出了两种改进的片上网络路由器的测试方法。实验证明,这两种改进的方法较多播测试方法减少了测试时间和测试包数,且随着芯片规模的增大,这种优势越明显。在两种改进的方法中,方法2比方法1所需的测试时间更少。 展开更多

关键词 片上网络 多播 测试 测试外壳

在线阅读 下载PDF 职称材料

基于并行机制的边界扫描技术 被引量：1

7

作者 邓中亮 韩可 邹德君 《电子器件》 CAS 2008年第5期1611-1614,共4页

在SoC测试时,测试功耗和测试成本是其可测性设计中最重要的一点要求。在分析了常见测试结构的测试功耗的基础上,提出了一种并行扫描机制的测试结构,包括访问机制的设计和测试控制器的设计。该方法可根据测试成本和测试功耗的要求,选择... 在SoC测试时,测试功耗和测试成本是其可测性设计中最重要的一点要求。在分析了常见测试结构的测试功耗的基础上,提出了一种并行扫描机制的测试结构,包括访问机制的设计和测试控制器的设计。该方法可根据测试成本和测试功耗的要求,选择不同的构造方法。 展开更多

关键词 系统芯片 并行测试结构 边界扫描技术 测试功耗

在线阅读 下载PDF 职称材料

基于IP核的芯片级测试结构研究

8

作者 颜学龙 潘鹏程 《半导体技术》 CAS CSCD 北大核心 2005年第9期43-45,49,共4页

分析了芯片级测试的特点以及与传统板级测试区别,对SOC测试结构的核心部分测试访问机制(TAM)和Wrapper进行了详细的论述,分析了系统级芯片的测试结构及其优化。

关键词 系统芯片 测试环 测试访问机制 测试结构

在线阅读 下载PDF 职称材料

基于IEEE 1500标准的IP核测试壳的设计与验证

9

作者 冯燕 陈岚 +2 位作者 王东 赵新超 彭智聪 《微电子学与计算机》 CSCD 北大核心 2016年第7期110-114,共5页

IEEE 1500标准对测试壳行为和芯核测试语言进行规定,可有效解决嵌入式IP核测试复用的问题.研究了IEEE 1500标准的测试机制,以ISCAS’89Benchmark S349电路为例,详细设计了符合IEEE 1500标准的测试壳,并对测试壳的全部测试模式进行验证.... IEEE 1500标准对测试壳行为和芯核测试语言进行规定,可有效解决嵌入式IP核测试复用的问题.研究了IEEE 1500标准的测试机制,以ISCAS’89Benchmark S349电路为例,详细设计了符合IEEE 1500标准的测试壳,并对测试壳的全部测试模式进行验证.结果表明,测试壳电路在所有指令下正确有效.实现了测试壳自动生成工具,经Benchmark电路验证,工具能正确生成符合IEEE 1500标准的测试壳电路. 展开更多

关键词 IEEE 1500标准 SOC测试 测试壳 自动生成

在线阅读 下载PDF 职称材料

基于CMGA的SoC测试多目标优化研究

10

作者 谈恩民 琚兆学 《微电子学与计算机》 CSCD 北大核心 2016年第5期111-114,共4页

针对传统群体智能算法在解决SoC测试多目标优化问题上存在的缺陷,将改进的Tent混沌映射引入到多目标遗传算法中.建立以测试时间和测试功耗为目标的优化模型,在测试访问机制合理划分基础上,利用算法对该数学模型进行求解.选取典型的ITC... 针对传统群体智能算法在解决SoC测试多目标优化问题上存在的缺陷,将改进的Tent混沌映射引入到多目标遗传算法中.建立以测试时间和测试功耗为目标的优化模型,在测试访问机制合理划分基础上,利用算法对该数学模型进行求解.选取典型的ITC’02基准电路为验证对象,实验结果表明此算法的实用性和优越性. 展开更多

关键词 混沌映射 多目标遗传 测试访问机制 测试功耗

在线阅读 下载PDF 职称材料

基于BIST的编译码器IP核测试

11

作者 谢志远 杨兴 胡正伟 《国外电子元器件》 2008年第1期23-25,共3页

介绍了用于IP核测试的内建自测试方法(BIST)和面向测试的IP核设计方法,指出基于IP核的系统芯片(SOC)的测试、验证以及相关性测试具有较大难度,传统的测试和验证方法均难以满足。以编译码器IP核为例,说明了基于BIST的编译码器IP核测试的... 介绍了用于IP核测试的内建自测试方法(BIST)和面向测试的IP核设计方法,指出基于IP核的系统芯片(SOC)的测试、验证以及相关性测试具有较大难度,传统的测试和验证方法均难以满足。以编译码器IP核为例,说明了基于BIST的编译码器IP核测试的基本实现原理和具体实现过程,通过加入测试外壳实现了对IP核的访问、隔离和控制,提高了IP核的可测性。 展开更多

关键词 电路与系统 可测性设计 内建自测试 测试外壳

在线阅读 下载PDF 职称材料

基于SoC芯片测试结构的研究 被引量：2

12

作者 李俊玲 于伦正 《现代电子技术》 2007年第22期43-45,共3页

由于芯片规模的快速增长,给测试技术带来了新的挑战。结合系统芯片SoC测试结构的描述,对其核心部分测试外壳Wrapper和测试访问机制TAM做了论述,介绍了几类典型的测试访问机制TAM,分析其特点。同时对SoC的测试规划问题进行了讨论,指出了... 由于芯片规模的快速增长,给测试技术带来了新的挑战。结合系统芯片SoC测试结构的描述,对其核心部分测试外壳Wrapper和测试访问机制TAM做了论述,介绍了几类典型的测试访问机制TAM,分析其特点。同时对SoC的测试规划问题进行了讨论,指出了目前SoC测试面临的问题。 展开更多

关键词 SOC 测试外壳wrapper tam 测试规划

在线阅读 下载PDF 职称材料

VLSI可测性设计研究 被引量：7

13

作者 杜俊 赵元富 《微电子学与计算机》 CSCD 北大核心 2004年第10期189-192,共4页

从可测性设计与VLSI测试、VLSI设计之间的关系出发,将与可测性设计相关的VLSI测试方法学、设计方法学的内容有机地融合在一起。文中简要地介绍了VLSI可测性设计的理论基础和技术种类,简明地评述了可测性设计的现状和发展趋势,并且探讨... 从可测性设计与VLSI测试、VLSI设计之间的关系出发,将与可测性设计相关的VLSI测试方法学、设计方法学的内容有机地融合在一起。文中简要地介绍了VLSI可测性设计的理论基础和技术种类,简明地评述了可测性设计的现状和发展趋势,并且探讨了可测性设计的实现方法。 展开更多

关键词 可测性设计 自动测试生成 扫描设计 边界扫描技术 嵌入式自测试 测试外壳 模拟测试总线

在线阅读 下载PDF 职称材料

一种基于AMBA总线协议的功能测试方法 被引量：2

14

作者 桑伟伟 杨军 李锐 《微电子学与计算机》 CSCD 北大核心 2004年第3期88-91,共4页

针对于目前系统芯片测试中加载测试矢量时间过长和测试面积开销较大的问题,阐述了一种基于系统复用总线传输的测试访问机制,同时详细描述了其硬件电路的实现和应用测试语言编写功能测试矢量进行测试实验的具体流程。通过实验数据比较显... 针对于目前系统芯片测试中加载测试矢量时间过长和测试面积开销较大的问题,阐述了一种基于系统复用总线传输的测试访问机制,同时详细描述了其硬件电路的实现和应用测试语言编写功能测试矢量进行测试实验的具体流程。通过实验数据比较显示,该测试架构有助于大量减小测试矢量加载时间和测试面积开销。 展开更多

关键词 SOC芯片 AMBA总线协议 功能测试 系统总线

在线阅读 下载PDF 职称材料

多时钟域并行测试控制器的设计 被引量：1

15

作者 焦芳 张玥 +1 位作者 严韫瑶 严伟 《电子技术应用》 北大核心 2016年第9期29-31,35,共4页

采用了IEEE1149中TAP控制器的概念与IEEE1500 wrapper的概念相结合,设计出一款基于IEEE1500测试标准同时兼容IEEE1149测试标准的测试控制器,并设计了满足不同时钟域同时并行配置通用寄存器的功能,可以节省多个时钟域串行配置寄存器的时... 采用了IEEE1149中TAP控制器的概念与IEEE1500 wrapper的概念相结合,设计出一款基于IEEE1500测试标准同时兼容IEEE1149测试标准的测试控制器,并设计了满足不同时钟域同时并行配置通用寄存器的功能,可以节省多个时钟域串行配置寄存器的时间,提高了测试效率。结果中的verdi仿真图表明文章所设计的测试结构达到了预期。 展开更多

关键词 IEEE1500标准 IEEE1149标准 TAP wrapper 测试

在线阅读 下载PDF 职称材料

一种基于数据总线的测试结构(英文)

16

作者 王澍 毛武晋 陆生礼 《电子器件》 CAS 2003年第1期46-51,共6页

复用数据总线作为测试传输机构的测试结构可以大大减小可测性设计的面积开销。因此 ,提出了一种针对该结构的测试包设计新方法 :通过对测试包中与测试传输机构相连的测试包单元和相连的测试包单元分别设计 ,使前者设计成可寻址的测试数... 复用数据总线作为测试传输机构的测试结构可以大大减小可测性设计的面积开销。因此 ,提出了一种针对该结构的测试包设计新方法 :通过对测试包中与测试传输机构相连的测试包单元和相连的测试包单元分别设计 ,使前者设计成可寻址的测试数据缓冲器 ,从而构建了一种复用数据总线作为测试传输机构的新测试结构。由此让该结构具备了硬件开销小 ,测试过程控制简单 。 展开更多

关键词 嵌入式芯核 测试传输机构 测试包 扫描链 测试矢量

在线阅读 下载PDF 职称材料

基于遗传算法的测试访问机制最优化 被引量：1

17

作者 夏冰 冯建华 《微电子学与计算机》 CSCD 北大核心 2007年第6期207-210,共4页

讨论了使测试访问机制最优化的几个问题,然后试着采用遗传算法来解决这些问题,在两个SoC上用遗传算法进行实验,把实验结果与采用整数线性规划方法(Integer Linear Programming,ILP)的结果进行比较可以发现效果改善的很明显。实验结果说... 讨论了使测试访问机制最优化的几个问题,然后试着采用遗传算法来解决这些问题,在两个SoC上用遗传算法进行实验,把实验结果与采用整数线性规划方法(Integer Linear Programming,ILP)的结果进行比较可以发现效果改善的很明显。实验结果说明采用遗传算法对测试访问机制进行最优化处理的效果要好于ILP。 展开更多

关键词 测试访问 嵌入式核 系统芯片 测试访问机制 遗传算法

在线阅读 下载PDF 职称材料

一种基于智能蚁群算法的SOC芯核测试调度方法 被引量：1

18

作者 王冠军 马光胜 +1 位作者 刘晓晓 王茂励 《哈尔滨工程大学学报》 EI CAS CSCD 北大核心 2006年第B07期514-517,共4页

随着现代半导体技术的发展，将整个系统集成在一个芯片上成为可能．但系统集成芯片SOC的测试也成为一项越来越艰巨的工作。文章采用一种改进的智能蚁群算法来解决SOC中芯核测试调度问题，在带宽一定的条件下，利用智能蚊群算法的特性，... 随着现代半导体技术的发展，将整个系统集成在一个芯片上成为可能．但系统集成芯片SOC的测试也成为一项越来越艰巨的工作。文章采用一种改进的智能蚁群算法来解决SOC中芯核测试调度问题，在带宽一定的条件下，利用智能蚊群算法的特性，考虑各种资源约束，动态地寻找最优调度方法，并且在调度过程中，动态的更新信息．与模拟退火算法相比较，该方法降低了测试时间，得到较好的效果． 展开更多

关键词 片上系统 智能蚁群 测试访问机制 测试资源调度 测试资源优化

在线阅读 下载PDF 职称材料

片上网络路由器的测试及其外壳旁路故障的诊断

19

作者 王伟 周梦玲 +4 位作者 方芳 郭二辉 陈田 刘军 任福继 《电子学报》 EI CAS CSCD 北大核心 2017年第3期638-643,共6页

目前采用IEEE 1500测试外壳的方法可以一定程度上解决NoC(Netword on Chip)路由器测试的问题,但当测试外壳的旁路出现一个以上的故障时,很可能导致一整条扫描链上的NoC路由器测试失败.针对该问题,本文通过提出一个深度优先最短路径算法... 目前采用IEEE 1500测试外壳的方法可以一定程度上解决NoC(Netword on Chip)路由器测试的问题,但当测试外壳的旁路出现一个以上的故障时,很可能导致一整条扫描链上的NoC路由器测试失败.针对该问题,本文通过提出一个深度优先最短路径算法得到从固定的扫描输入端到扫描输出端的最短路径,并通过提出的递归划分逐步求精法对路径进行筛选分块排序,构造多条扫描测试链将整个网络中的路由器分开测试.本文给出了测试外壳旁路故障的诊断和容错方法,使用节点分类测试方法实现对NoC路由器旁路故障的定位,并通过本文提出的测试外壳结构实现对故障旁路的容错. 展开更多

关键词 旁路故障 诊断 片上网络 测试外壳

在线阅读 下载PDF 职称材料

基于IEEE P1500芯核测试控制结构设计

20

作者 潘鹏程 蔡承宇 《电子技术应用》 北大核心 2009年第8期100-103,共4页

讨论了IEEE P1500测试架构,详细分析并实现了IP核的测试环(Wrapper)结构,给出了一种支持该标准的芯片级测试控制结构。该结构能控制基于总线结构的TAM以及P1500 Wrapper,通过芯片级CTAP控制器,支持串行或并行测试访问,实现了核内测试以... 讨论了IEEE P1500测试架构,详细分析并实现了IP核的测试环(Wrapper)结构,给出了一种支持该标准的芯片级测试控制结构。该结构能控制基于总线结构的TAM以及P1500 Wrapper,通过芯片级CTAP控制器,支持串行或并行测试访问,实现了核内测试以及核间互连测试。同时该结构只需5根额外测试管脚。 展开更多

关键词 片上系统 测试环 测试访问机制 IP核

在线阅读 下载PDF 职称材料