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Dup-Pack:基于CRIS的FPGA装箱方法
1
作者
张作舟
王颖
+2 位作者
周学功
王伶俐
童家榕
《计算机工程与应用》
CSCD
2012年第14期63-67,157,共6页
设计了一种电路改写指令系统,并在CSPack算法的基础上提出了一种新的FPGA装箱方法Dup-Pack。Dup-Pack只需要改动指令流描述文件,就能实现对不同FPGA芯片的装箱。该方法采用将用户电路网表中的衍生逻辑单元替换为标准逻辑单元,再对标准...
设计了一种电路改写指令系统,并在CSPack算法的基础上提出了一种新的FPGA装箱方法Dup-Pack。Dup-Pack只需要改动指令流描述文件,就能实现对不同FPGA芯片的装箱。该方法采用将用户电路网表中的衍生逻辑单元替换为标准逻辑单元,再对标准逻辑单元进行装箱的方式,在实现高级逻辑功能装箱的情况下减少了样本电路总数。实验结果表明Dup-Pack的装箱结果相比较于T-VPack可减少11.26%的面积,在完成相同逻辑功能的情况下,较传统CSPack装箱速度提升2.77倍。
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关键词
装箱
电路改写
标准功能电路
现场可编程门阵列
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职称材料
题名
Dup-Pack:基于CRIS的FPGA装箱方法
1
作者
张作舟
王颖
周学功
王伶俐
童家榕
机构
复旦大学专用集成电路与系统国家重点实验室
出处
《计算机工程与应用》
CSCD
2012年第14期63-67,157,共6页
基金
国家自然科学基金(No.61131001
No.61171011)
国家高技术研究发展计划(863)(No.2009AA012201)
文摘
设计了一种电路改写指令系统,并在CSPack算法的基础上提出了一种新的FPGA装箱方法Dup-Pack。Dup-Pack只需要改动指令流描述文件,就能实现对不同FPGA芯片的装箱。该方法采用将用户电路网表中的衍生逻辑单元替换为标准逻辑单元,再对标准逻辑单元进行装箱的方式,在实现高级逻辑功能装箱的情况下减少了样本电路总数。实验结果表明Dup-Pack的装箱结果相比较于T-VPack可减少11.26%的面积,在完成相同逻辑功能的情况下,较传统CSPack装箱速度提升2.77倍。
关键词
装箱
电路改写
标准功能电路
现场可编程门阵列
Keywords
pack
circuit
rewrite
standard function circuit
Field Programmable Gate Array（FPGA）
分类号
TN47 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
Dup-Pack:基于CRIS的FPGA装箱方法
张作舟
王颖
周学功
王伶俐
童家榕
《计算机工程与应用》
CSCD
2012
0
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