基于多操作数的RISC-V指令集设计与功能优化方法 被引量：1

1

作者 张钰儿 席宇浩 刘鹏 《计算机工程与科学》 北大核心 2025年第6期968-975,共8页

RISC-V架构凭借其开放性和模块化的指令集架构(ISA)设计,为特定应用及其软件生态系统的定制指令集成提供了良好支持,使其能够高效处理复杂算法并执行重复性操作。然而,由于操作数数量的限制,为RISC-V处理器设计加速指令仍面临挑战。传... RISC-V架构凭借其开放性和模块化的指令集架构(ISA)设计,为特定应用及其软件生态系统的定制指令集成提供了良好支持,使其能够高效处理复杂算法并执行重复性操作。然而,由于操作数数量的限制,为RISC-V处理器设计加速指令仍面临挑战。传统处理器加速方法通常采用“2输入1输出”模型,这在一定程度上限制了复杂操作的灵活性与执行效率。为突破该限制,提出了一种多操作数增强指令集的设计方法。该方法通过引入多操作数加速机制,突破了传统模型的结构性约束,为多输入多输出任务提供了灵活的指令接口。为验证所提机制的有效性,基于Western Digital开源的RISC-V VeeR EH1处理器核实现了该设计,并在FPGA平台上进行了基准测试,涵盖SHA-256,SHA-1以及FIR/IIR滤波器等典型算法。实验结果表明,在FPGA平台上的逻辑资源开销控制在3%以内的情况下,处理器性能最高提升可达14%。与传统“2输入1输出”加速方法相比,所提出的增强指令集设计能够显著提升RISC-V在复杂任务处理中的性能,展示了其在嵌入式计算和专用加速领域的潜在优势。 展开更多

关键词 risc-V 自定义指令 软硬件协同设计

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基于数据流架构的NTT蝶式计算加速

2

作者 石泓博 范志华 +4 位作者 李文明 张志远 穆宇栋 叶笑春 安学军 《计算机研究与发展》 北大核心 2025年第6期1547-1561,共15页

全同态加密(fully homomorphic encryption,FHE)因其在计算全过程中保持数据加密的能力,为云计算等分布式环境中的隐私保护提供了重要支撑,具有广泛的应用前景.然而,FHE在计算过程中普遍存在运算复杂度高、数据局部性差以及并行度受限... 全同态加密(fully homomorphic encryption,FHE)因其在计算全过程中保持数据加密的能力,为云计算等分布式环境中的隐私保护提供了重要支撑,具有广泛的应用前景.然而,FHE在计算过程中普遍存在运算复杂度高、数据局部性差以及并行度受限等问题,导致其在实际应用中的性能严重受限.其中,快速数论变换(number theoretic transform,NTT)作为FHE中关键的基础算子,其性能对整个系统的效率具有决定性影响.针对NTT中的核心计算模式--蝶式(butterfly)计算,提出一种基于数据流计算模型的NTT加速架构.首先,设计面向NTT蝶式计算的RVFHE扩展指令集,定制高效的模乘与模加/模减运算单元,以提升模运算处理效率.其次,提出一种NTT数据重排方法,并结合结构化的蝶式地址生成策略,以降低跨行列数据交换的控制复杂度与访问冲突.最后,设计融合数据流驱动机制的NTT加速架构,通过数据依赖触发方式实现高效的片上调度与数据复用,从而充分挖掘操作级并行性.实验结果表明,与NVIDIA GPU相比,提出的架构获得了8.96倍的性能提升和8.53倍的能效提升;与现有的NTT加速器相比,所提架构获得了1.37倍的性能提升. 展开更多

关键词 数据流 全同态加密 NTT算法 蝶式计算 risc-V指令集

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基于RISC的MPEG-4音频解码软件优化 被引量：1

3

作者 梅优良 刘鹏 +1 位作者 周建 陈科明 《浙江大学学报（工学版）》 EI CAS CSCD 北大核心 2007年第4期603-606,692,共5页

为了提高MPEG-4先进音频编码(AAC)的解码效率,提出了在通用32位精简指令集计算机(reduced in-struction set computing,RISC)上实现MPEG-4 AAC低复杂度框架解码的软件优化技术.解码过程可以分成比特流解码部分和运算部分.应用存储器分... 为了提高MPEG-4先进音频编码(AAC)的解码效率,提出了在通用32位精简指令集计算机(reduced in-struction set computing,RISC)上实现MPEG-4 AAC低复杂度框架解码的软件优化技术.解码过程可以分成比特流解码部分和运算部分.应用存储器分层结构加速比特流解码;基于运算过程、对象和乘法运算的优化技术提高运算部分的解码效率.结果表明,在35 MHz的处理器频率上实现了立体声实时解码,提高了解码效率. 展开更多

关键词 MPEG-4 先进音频编码 精简指令集计算机 瞬时噪声整形

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基于动态时序裕量压缩的高性能处理器设计

4

作者 连子涵 何卫锋 《计算机工程与科学》 北大核心 2025年第2期219-227,共9页

传统的同步电路设计方法根据静态时序分析得到的关键路径确定工作频率,但是关键路径并不是每个周期都会被激发,在关键路径和实际激发路径之间存在动态时序裕量。为此,提出了一种基于指令级时序裕量压缩的高性能处理器设计方法,旨在最大... 传统的同步电路设计方法根据静态时序分析得到的关键路径确定工作频率,但是关键路径并不是每个周期都会被激发,在关键路径和实际激发路径之间存在动态时序裕量。为此,提出了一种基于指令级时序裕量压缩的高性能处理器设计方法,旨在最大化压缩动态时序裕量从而获得性能提升。搭建了时序分析平台自动化获取指令时序;设计了一种时序编码策略,在不增加硬件开销的基础上将时序信息通过指令编码传递到硬件,并在硬件层设计了时序译码及仲裁电路,根据指令时序编码相应调节时钟周期,从而实现了指令级动态时序裕量压缩。在一款基于RISC-V指令集的超标量处理器上完成所提方法的仿真验证,结果表明,相比传统设计方法,通过该方法最高可获得31%的性能提升。 展开更多

关键词 时序裕量 高性能 处理器 risc-V

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基于现场可编程门阵列的RISC处理器设计 被引量：1

5

作者 东野长磊 《计算机工程》 CAS CSCD 北大核心 2011年第11期242-244,共3页

基于现场可编程门阵列(FPGA)平台,设计嵌入式精简指令集计算机(RISC)中央处理器(CPU)。参考无内部互锁流水级微处理器(MIPS)指令集制定原则设计CPU指令集,通过分析指令处理过程构建嵌入式CPU的5级流水线,结合数据前推技术和软件编译方... 基于现场可编程门阵列(FPGA)平台,设计嵌入式精简指令集计算机(RISC)中央处理器(CPU)。参考无内部互锁流水级微处理器(MIPS)指令集制定原则设计CPU指令集,通过分析指令处理过程构建嵌入式CPU的5级流水线,结合数据前推技术和软件编译方法解决流水线相关性问题,并实现CPU的算术逻辑单元、控制单元、指令cache等关键模块设计。验证结果表明,该嵌入式RISC CPU的速度和稳定性均达到设计要求。 展开更多

关键词 现场可编程门阵列 精简指令集计算机处理器 流水线相关性 算术逻辑单元

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基于FPGA的32位RISC微处理器设计 被引量：4

6

作者 刘览 郑步生 施慧彬 《数据采集与处理》 CSCD 北大核心 2011年第3期367-373,共7页

提出了一种与MIPS32指令集兼容的32位RISC微处理器(HP-MIPS)的设计方法。在对经典的MIPS体系结构分析之后,对处理器的整体结构进行重新划分,通过增加流水线级数设计出一种拥有8级流水线的微处理器数据路径结构,并且对设计中由于增加流... 提出了一种与MIPS32指令集兼容的32位RISC微处理器(HP-MIPS)的设计方法。在对经典的MIPS体系结构分析之后,对处理器的整体结构进行重新划分,通过增加流水线级数设计出一种拥有8级流水线的微处理器数据路径结构,并且对设计中由于增加流水线级数而引入的流水线数据冲突问题给出了完整的解决方案。此外还设计了一种流水线结构的动态分支预测器用以解决微处理器分支冒险问题,其优点在于既能降低微处理器的CPI,同时又不会使流水线出现局部逻辑拥堵从而降低微处理器的主频。最后给出了设计的综合结果,并对该设计进行了软件仿真和硬件验证。在FPGA芯片上的运行时钟频率可达146.628 MHz。 展开更多

关键词 精简指令集计算机 微处理器 流水线 分支预测

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用于IToF传感器的极低功耗RISC-V专用处理器设计 被引量：4

7

作者 黄正伟 刘宏伟 徐渊 《计算机工程》 CAS CSCD 北大核心 2022年第9期146-154,共9页

IToF深度探测技术是当前主流的3D感知实现方案之一,该技术的核心部件是IToF传感芯片。随着当今社会数字化与智能化进程的加快,各科技领域对IToF传感芯片的需求日益提高,然而IToF传感芯片产能的提升引起了由芯片运行所带来的功耗问题。针... IToF深度探测技术是当前主流的3D感知实现方案之一,该技术的核心部件是IToF传感芯片。随着当今社会数字化与智能化进程的加快,各科技领域对IToF传感芯片的需求日益提高,然而IToF传感芯片产能的提升引起了由芯片运行所带来的功耗问题。针对IToF传感器设计一款基于第五代精简指令集架构(RISC-V)的极低功耗专用处理器IToF-miniRV。IToF-miniRV包含支持RV32I指令集、RV32M指令集和自定义IToF型指令的处理器,以及用于加速深度计算和光幅度运算的IToF硬件加速器。将IToF-miniRV处理器与蜂鸟E203、PULPissimo这两款开源的基于RISC-V的超低功耗处理器分别部署在Xilinx Zynq-7000芯片上,进行FPGA资源使用情况和运行功耗的对比实验,结果表明,相比蜂鸟E203和PULPissimo,IToF-miniRV处理器的FPGA资源使用率分别减少5.2和10.9个百分点,运行功耗分别下降37.6%和89.7%。 展开更多

关键词 光电传感器 硬件加速器 专用处理器 第五代精简指令集架构 现场可编程门阵列

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基于RISC-V的身份证识别系统设计

8

作者 张嘉 李新增 +1 位作者 康鹏 金婕 《传感器与微系统》 CSCD 北大核心 2022年第8期89-91,95,共4页

设计了一种基于第5代精简指令系统(RISC-V)的SOC,用于身份证号码的在线识别,在Nexys4 DDR2开发板上验证并实现了整个系统。采用两种算法实现身份证号码识别,一种是TesserOCR识别引擎,一种是人工智能神经网络识别算法。实验结果表明:通... 设计了一种基于第5代精简指令系统(RISC-V)的SOC,用于身份证号码的在线识别,在Nexys4 DDR2开发板上验证并实现了整个系统。采用两种算法实现身份证号码识别,一种是TesserOCR识别引擎,一种是人工智能神经网络识别算法。实验结果表明:通过自制身份证号码数据集,在板上系统实现了98%的识别精度。 展开更多

关键词 第5代精简指令系统 现场可编程门阵列 人工智能

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ARM微处理器中断响应时间的实验研究 被引量：7

9

作者 尹旭峰 苑士华 胡纪滨 《计算机工程》 CAS CSCD 北大核心 2011年第4期252-254,263,共4页

介绍ARM微处理器S3C2440A的中断处理机制,设计一种实验测定中断响应时间的方法,实测了理想状态下S3C2440A的快速中断FIQ和标准中断IRQ的响应时间,并对实验数据进行分析处理,给出实测数据的拟合函数,从而得出以下结论:FIQ与IRQ的中断响... 介绍ARM微处理器S3C2440A的中断处理机制,设计一种实验测定中断响应时间的方法,实测了理想状态下S3C2440A的快速中断FIQ和标准中断IRQ的响应时间,并对实验数据进行分析处理,给出实测数据的拟合函数,从而得出以下结论:FIQ与IRQ的中断响应时间基本相等,中断响应时间与CPU的运行时钟无关,只与中断控制器的运行时钟频率呈反比关系,启用高速缓存时的中断响应时间不到禁用高速缓存时的1/3。 展开更多

关键词 中断 响应 微处理器 精简指令集计算机

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基于SystemC的SoC行为级软硬件协同设计 被引量：9

10

作者 张奇 曹阳 +1 位作者 李栋娜 马秦生 《计算机工程》 EI CAS CSCD 北大核心 2005年第19期217-219,共3页

针对目前SoC设计中存在的软硬件协同验证的时间瓶颈问题,提出了一种使用系统建模语言SystemC对SoC进行总线周期精确行为级建模的方法,采用该方法构建SoC芯片总线周期精确行为级模型进行前期验证。该模型基于32位RISC构建,并可配置其它... 针对目前SoC设计中存在的软硬件协同验证的时间瓶颈问题,提出了一种使用系统建模语言SystemC对SoC进行总线周期精确行为级建模的方法,采用该方法构建SoC芯片总线周期精确行为级模型进行前期验证。该模型基于32位RISC构建,并可配置其它硬件模块。实验结果表明:模型完全仿真实际硬件电路,所有的接口信号在系统时钟的任一时刻被监测和分析,很大程度地提高了仿真速度,并且可以在前期作系统的软硬件协同仿真和验证,有效地缩短了目前SoC芯片设计中在RTL级作软硬件协同仿真验证时的时间开销。 展开更多

关键词 SYSTEMC 总线周期精确行为级 片上系统 精简指令集处理器

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一种基于并行处理器的快速车道线检测系统及FPGA实现 被引量：6

11

作者 李元金 张万成 吴南健 《电子与信息学报》 EI CSCD 北大核心 2010年第12期2901-2906,共6页

该文提出了一种并行的快速车道线检测系统。该系统包含一个32×32的处理器单元(PE)阵列和双RISC子系统。PE阵列实现车道线图像像素级并行预处理,获取图像边缘特征,双RISC核子系统根据边缘特征实现两条车道线直线参数的并行检测,从... 该文提出了一种并行的快速车道线检测系统。该系统包含一个32×32的处理器单元(PE)阵列和双RISC子系统。PE阵列实现车道线图像像素级并行预处理,获取图像边缘特征,双RISC核子系统根据边缘特征实现两条车道线直线参数的并行检测,从而使得检测过程的每一步都是并行进行,显著提高检测速率。该系统用FPGA实现。实验结果表明本系统具有良好的鲁棒性且可达到每秒50帧的检测速率,满足了车道偏离预警系统实时性要求,具备重要的应用价值。 展开更多

关键词 图像处理 车道线检测 并行 FPGA 精简指令集计算机(risc)

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标志预访问和组选择历史相结合的低功耗指令cache 被引量：6

12

作者 张宇弘 王界兵 +1 位作者 严晓浪 汪乐宇 《电子学报》 EI CAS CSCD 北大核心 2004年第8期1286-1289,共4页

指令cache是处理器的主要耗能部件之一 .研究发现 ,在指令顺序执行的情况下 ,访问同一cache行只需要访问一次标志存储器 ,因此标志存储器存在大量空闲周期 .本方法利用标志存储器的空闲周期来预先访问地址连续的下一个cache行的标志 ,... 指令cache是处理器的主要耗能部件之一 .研究发现 ,在指令顺序执行的情况下 ,访问同一cache行只需要访问一次标志存储器 ,因此标志存储器存在大量空闲周期 .本方法利用标志存储器的空闲周期来预先访问地址连续的下一个cache行的标志 ,从而预先获得cache行命中和组选择信息 ,这样当真正取下一行的指令时 ,根据获得的该cache行的标志信息就无需访问没有被选中的数据存储器 .预先访问标志存储器的另一个优点是可以加入组预测算法来减少对标志存储器的访问 .为了减少短距离跳转时对cache的访问 ,环形历史缓冲区 (CHB)保存了部分组选择结果来获得跳转目标地址的cache行信息 .该方法没有性能损失 ,而且具有硬件实现简单 ,硬件代价小等优点 .该方法已被应用于 2 5 0MHz的RISC处理器中 . 展开更多

关键词 CACHE 低功耗 CPU 微体系结构

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一种FFT并行处理机的设计与实现 被引量：2

13

作者 张犁 李双飞 +1 位作者 石光明 李甫 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2010年第4期630-635,共6页

专用指令集处理器具有数字信号处理器的可编程性和专用处理电路的高速性,以专用指令集处理器为核心构成的阵列式并行处理系统在高速实时处理方面有着非常重要的应用.为此,提出了一种基于专用指令集处理器的快速傅里叶变换并行处理机实... 专用指令集处理器具有数字信号处理器的可编程性和专用处理电路的高速性,以专用指令集处理器为核心构成的阵列式并行处理系统在高速实时处理方面有着非常重要的应用.为此,提出了一种基于专用指令集处理器的快速傅里叶变换并行处理机实现方法.设计了基于精简指令集处理器体系结构的可编程处理单元,以其为核心构成并行处理系统,采用通信矩阵解决了并行系统内各个处理单元间的数据交换问题,实现了1 024点快速傅里叶变换的并行处理.实验结果表明,在快速傅里叶变换处理方面,其处理速度比典型数字信号处理器提高30%,且具有系统并行规模大、功能灵活可变、设计复杂程度适当、设计重复利用性好的优点,非常适合在现场可编程逻辑门阵列中以SoC的形式实现. 展开更多

关键词 专用指令集处理器 快速傅里叶变换 精简指令集处理器 并行处理 数据通信

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CMOS星敏感器图像驱动及实时星点定位算法 被引量：9

14

作者 郝雪涛 江洁 张广军 《北京航空航天大学学报》 EI CAS CSCD 北大核心 2005年第4期381-384,共4页

利用CMOS图像传感器技术的低功耗和开发简单等优点,设计了新型CMOS星敏感器的图像采集驱动电路.该电路设计以现场可编程门阵列(FPGA)为核心,配以静态存储器和并口通讯功能,实现了图像的采集、存储和输出.同时根据4连通域图像分割的原理,... 利用CMOS图像传感器技术的低功耗和开发简单等优点,设计了新型CMOS星敏感器的图像采集驱动电路.该电路设计以现场可编程门阵列(FPGA)为核心,配以静态存储器和并口通讯功能,实现了图像的采集、存储和输出.同时根据4连通域图像分割的原理,在FPGA内部设计了一个数字电路模块,以实现该星敏感器的实时星点定位功能.该模块由于采用了流水线结构,可以和图像采集同步完成星点质心定位算法,减少了向星敏感器数据处理单元中的精简指令集计算机(RISC)的数据传输量和RISC进行星图跟踪和识别的工作量,提高了星敏感器的总体工作性能.对比软件处理结果,对星敏感器的图像采集和质心算法硬件电路进行了验证. 展开更多

关键词 传感器 图像采集 数字电路 质心

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基于ARM-FPGA的NURBS插补嵌入式平台研究 被引量：4

15

作者 聂明星 蒋新华 +2 位作者 李光炀 陈兴武 朱娜思 《计算机工程与应用》 CSCD 2014年第6期261-264,270,共5页

针对非均匀有理B样条(Non-Uniform Rational B-Spline,NURBS)曲线高速高精加工过程中计算负载高的问题,提出基于ARM-FPGA嵌入式技术的NURBS曲线插补硬件平台,对硬件平台结构进行了设计,利用读写下降沿同步信号解决ARM与FPGA跨时钟域总... 针对非均匀有理B样条(Non-Uniform Rational B-Spline,NURBS)曲线高速高精加工过程中计算负载高的问题,提出基于ARM-FPGA嵌入式技术的NURBS曲线插补硬件平台,对硬件平台结构进行了设计,利用读写下降沿同步信号解决ARM与FPGA跨时钟域总线传输问题,自主开发了ARM-FPGA嵌入式硬件平台。该平台结构具有小型化、智能化特点,在硬件平台上经实际测试表明,ARM与FPGA之间数据传输稳定可靠,能有效降低单一处理器的计算负载。 展开更多

关键词 非均匀有理B样条(NURBS) 插补器 嵌入式微处理器-现场可编程逻辑阵列(ARM-FPGA) 计算负载

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变电站培训仿真系统的接口交换装置 被引量：1

16

作者 张炳达 穆菁 +1 位作者 王珂 李国栋 《电力系统及其自动化学报》 CSCD 北大核心 2006年第6期91-95,共5页

为满足微机保护变电站培训仿真系统的需要,专门设计了一种基于ARM的连接实物平台和仿真平台的接口交换装置。该装置采用μC/O S-Ⅱ实时操作系统,具有32路开入、16路开出、6路模出、1个以太网接口、2个微机保护面板接口。为使以太网数据... 为满足微机保护变电站培训仿真系统的需要,专门设计了一种基于ARM的连接实物平台和仿真平台的接口交换装置。该装置采用μC/O S-Ⅱ实时操作系统,具有32路开入、16路开出、6路模出、1个以太网接口、2个微机保护面板接口。为使以太网数据通信通道的畅通,在分析开入流、开出流、模出流、保护流特点的基础上,提出了减少信息交换次数和压缩数据内容长度的多种方法。由多台接口交换装置组成的分布式信息交换网已在110/35/6 kV微机保护变电站培训仿真系统中得到应用。实践证明,接口交换装置运行可靠,实物平台的状态在20 m s内和仿真机内部信息一致。 展开更多

关键词 培训仿真 微机保护 经典指令集计算机 信息交换

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密码算法在PC机上实现的性能优化

17

作者 于佳 孔凡玉 李大兴 《计算机应用研究》 CSCD 北大核心 2004年第12期115-117,共3页

首先提出了密码算法在PC机上实现时性能提高的优化方法,并且分析了原理,然后将这些方法具体应用于RC6和Rijndael密码算法的实现中,最后给出了优化前后算法实现性能对比的实验数据。

关键词 密码算法 优化技术 超标量技术 精简指令集结构

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标量乘法的FPGA实现

18

作者 王峰 邹候文 《现代电子技术》 2007年第22期32-35,共4页

从实际应用出发,研究了椭圆曲线标量乘法算法的FPGA的实现。采用P1363推荐的GF(2163)上的Koblitz曲线,首先设计了一个精简指令集的微处理器IP核,利用此指令集编程实现标量乘法,最终实现的标量乘法需要8 830个ALUT和5 575个register,运... 从实际应用出发,研究了椭圆曲线标量乘法算法的FPGA的实现。采用P1363推荐的GF(2163)上的Koblitz曲线,首先设计了一个精简指令集的微处理器IP核,利用此指令集编程实现标量乘法,最终实现的标量乘法需要8 830个ALUT和5 575个register,运行一次标量乘法的时间为184.52μs。与其他文献的标量乘法运算的硬件实现相比,实现的标量乘法运算在资源速度综合方面具有较大的优势。 展开更多

关键词 椭圆曲线密码体制 标量乘法 IP核 精简指令集 FPGA

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精简指令集计算机协处理器设计 被引量：3

19

作者 李辉楷 韩军 +2 位作者 翁新钎 贺中柱 曾晓洋 《计算机工程》 CAS CSCD 2012年第23期240-242,246,共4页

针对AES与SHA-3候选算法中Gr stl软件运算速度慢的问题,提出一种通过精简指令集计算机(RISC)协处理器来加速算法运算的设计方案。该协处理器复用片上高速缓存充当查找表来加速运算,并在RISC处理器的基本指令集架构中增加特殊指令。实验... 针对AES与SHA-3候选算法中Gr stl软件运算速度慢的问题,提出一种通过精简指令集计算机(RISC)协处理器来加速算法运算的设计方案。该协处理器复用片上高速缓存充当查找表来加速运算,并在RISC处理器的基本指令集架构中增加特殊指令。实验结果表明,与传统基于并行查找表的方案相比,该方案能够以较小的硬件代价加速AES与Gr stl运算。 展开更多

关键词 精简指令集计算机 协处理器 高速缓存 并行表查找 寄存器堆 指令集架构

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基于C-SKY CPU的地址立即数编译优化方法 被引量：3

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作者 廉玉龙 史峥 +2 位作者 李春强 王会斌 尚云海 《计算机工程》 CAS CSCD 北大核心 2016年第1期46-50,共5页

精简指令集计算机架构处理器的指令长度固定,须借助常量池完成复杂指令集计算机架构处理器常见的长跳转指令功能。针对国产嵌入式CPU C-SKY的地址立即数管理问题,提出一种基于C-SKY CPU的优化方法。在编译阶段对地址立即数进行有效性验... 精简指令集计算机架构处理器的指令长度固定,须借助常量池完成复杂指令集计算机架构处理器常见的长跳转指令功能。针对国产嵌入式CPU C-SKY的地址立即数管理问题,提出一种基于C-SKY CPU的优化方法。在编译阶段对地址立即数进行有效性验证,对符合条件的地址立即数进行拆分并提取出公共的基地址,减少内存访问指令的生成。通过对不同函数之间的地址立即数共享,进一步降低内存消耗。实验结果表明,对于驱动程序类程序,该方法能减少3.77%的生成代码。 展开更多

关键词 精简指令集计算机 地址立即数 代码密度 嵌入式系统 编译优化

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