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Dynamic Write-Voltage Design and Read-Voltage Optimization for MLC NAND Flash Memory
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作者 Cai Runbin Fang Yi +2 位作者 Shi Zhifang Dai Lin Han Guojun 《China Communications》 SCIE CSCD 2024年第12期297-308,共12页
To mitigate the impact of noise and inter-ference on multi-level-cell(MLC)flash memory with the use of low-density parity-check(LDPC)codes,we propose a dynamic write-voltage design scheme con-sidering the asymmetric p... To mitigate the impact of noise and inter-ference on multi-level-cell(MLC)flash memory with the use of low-density parity-check(LDPC)codes,we propose a dynamic write-voltage design scheme con-sidering the asymmetric property of raw bit error rate(RBER),which can obtain the optimal write voltage by minimizing a cost function.In order to further improve the decoding performance of flash memory,we put forward a low-complexity entropy-based read-voltage optimization scheme,which derives the read voltages by searching for the optimal entropy value via a log-likelihood ratio(LLR)-aware cost function.Simulation results demonstrate the superiority of our proposed dynamic write-voltage design scheme and read-voltage optimization scheme with respect to the existing counterparts. 展开更多
关键词 error correction coding multi-level-cell(MLC) NAND flash memory read voltage write voltage
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Design of an Electrically Written and Optically Read Non-volatile Memory Device Employing BiFeO3/Au Heterostructures with Strong Absorption Resonance
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作者 肖鹏博 张伟 +2 位作者 曲天良 黄云 胡绍民 《Chinese Physics Letters》 SCIE CAS CSCD 2015年第7期67-70,共4页
Exploiting new concepts for dense, fast, and nonvolatile random access memory with reduced energy consump- tion is a significant issue for information technology. Here we design an 'electrically written and optically... Exploiting new concepts for dense, fast, and nonvolatile random access memory with reduced energy consump- tion is a significant issue for information technology. Here we design an 'electrically written and optically read' information storage device employing BiFeO3/A u heterostruetures with strong absorption resonance. The electro- optic effect is the basis for the device design, which arises from the strong absorption resonance in BiFeO3/Au heterostructures and the electrically tunable significant birefringence of the BiFeO3 film. We first construct a sim- ulation calculation of the BiFeO3/Au structure spectrum and identify absorption resonance and electro-optical modulation characteristics. Following a micro scale partition, the surface reflected light intensity of different polarization units is calculated. The results depend on electric polarization states of the BiFeO3 film, thus BiFeO3/Au heterostructures can essentially be designed as a type of electrically written and optically read infor- mation storage device by utilizing the scanning near-field optical microscopy technology based on the conductive silicon cantilever tip with nanofabricated aperture. This work will shed light on information storage technology. 展开更多
关键词 BFO Design of an Electrically Written and Optically read Non-volatile memory Device Employing BiFeO3/Au Heterostructures with Strong Absorption Resonance
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新型低电压SRAM读写辅助电路设计
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作者 刘勇 彭春雨 《中国集成电路》 2025年第1期54-58,64,共6页
随着微处理器对低功耗与高能效需求的增长,SRAM作为其主要功耗与面积来源,优化SRAM功耗至关重要。降低电源电压是降低功耗的重要方法,但也会严重影响SRAM的读写性能。针对此问题,本文提出了一种新型读写辅助电路结构,该结构可以增强写... 随着微处理器对低功耗与高能效需求的增长,SRAM作为其主要功耗与面积来源,优化SRAM功耗至关重要。降低电源电压是降低功耗的重要方法,但也会严重影响SRAM的读写性能。针对此问题,本文提出了一种新型读写辅助电路结构,该结构可以增强写入能力和加快位线放电速度。此电路通过在写入期间将字线电压先升至欠驱电压后升至过驱电压,以在确保稳定性的同时加强写能力;在读取时,轻微提高字线电压至高于VDD电压,从而加快位线放电速度,增大两条位线电压差值,从而提高SRAM的可靠性。仿真结果表明,提出的结构可以将最小工作电压降低至0.4V,相比未使用辅助电路的结构写能力提升一倍以上,字线打开相同的一段时间,两条位线电压差值可以增加40%以上。相比于传统结构在各自最小电压下功耗可降低20%以上,而相比于在标准电压下的传统结构,功耗可降低70%以上,且只增大3%的面积。 展开更多
关键词 低电压 低功耗 静态随机存取存储器(SRAM) 读写辅助电路
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基于IEEE 1500标准的嵌入式ROM及SRAM内建自测试设计 被引量:2
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作者 谈恩民 金锋 《微电子学与计算机》 CSCD 北大核心 2013年第7期115-119,共5页
嵌入式存储器在SOC中所占的面积比越来越大,同时也对嵌入式存储器测试技术提出了新的挑战.IEEE1500标准为IP核设计商与集成商制订了标准的测试接口.基于此标准,本文完成了针对嵌入式存储器的测试外壳与具有兼容性的控制器的设计,以SRAM... 嵌入式存储器在SOC中所占的面积比越来越大,同时也对嵌入式存储器测试技术提出了新的挑战.IEEE1500标准为IP核设计商与集成商制订了标准的测试接口.基于此标准,本文完成了针对嵌入式存储器的测试外壳与具有兼容性的控制器的设计,以SRAM和ROM为测试对象进行验证,测试结果表明,该系统能准确地检测存储器存在的故障. 展开更多
关键词 嵌入式存储器 IEEE 1500标准 测试外壳 SRAM和rom
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深亚微米工艺EEPROM单元加固设计及辐照性能 被引量:2
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作者 周昕杰 李蕾蕾 +1 位作者 徐睿 于宗光 《东南大学学报(自然科学版)》 EI CAS CSCD 北大核心 2011年第3期518-521,共4页
当普通EEPROM单元在太空中应用时,会受到辐照效应的影响,导致单元可靠性降低,寿命缩短,为此,基于0.18μm工艺,设计出一种新型抗辐照EEPROM单元.新单元采用环形栅和场区隔离管加固结构.加固后,单元面积为9.56μm2,抗总剂量效应能力大于1 ... 当普通EEPROM单元在太空中应用时,会受到辐照效应的影响,导致单元可靠性降低,寿命缩短,为此,基于0.18μm工艺,设计出一种新型抗辐照EEPROM单元.新单元采用环形栅和场区隔离管加固结构.加固后,单元面积为9.56μm2,抗总剂量效应能力大于1 500 Gy,抗辐照能力明显优于普通结构.为明确失效机制,基于新单元结构在辐照条件下的阈值退化曲线,分析了辐照效应对存储单元的影响,并与普通单元的辐照效应相比较.结果表明:总剂量效应引起的边缘寄生管源/漏端漏电及场氧下漏电是深亚微米工艺EEPROM失效的主要机制.新单元针对失效机制的加固设计,提高了抗辐照能力和可靠性.该设计为满足太空应用中抗辐照存储器的需要,提供了良好的基础. 展开更多
关键词 总剂量效应 EEProm 抗辐照加固
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1Mbit汉字ROM设计和分析
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作者 徐葭生 王嵩梅 杜禾 《电子学报》 EI CAS CSCD 北大核心 1993年第5期16-23,共8页
本文描述一种专用于汉字字符发生器的1Mbit ROM的设计。文中对各部分电路设计作了详细的分析,指出设计中的特点。对研制成功的样品进行交、直流特性测试,结果表明电路性能完全达到设计和使用的要求。
关键词 只读存储器 汉字字符 存储单元
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非挥发性记忆体Read Disturb测试方法的研究
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作者 张启华 简维廷 丁育林 《半导体技术》 CAS CSCD 北大核心 2010年第5期507-510,共4页
DDF是一种高容量的NAND Flash。以DDF产品为例,研究和讨论了它的Read Disturb测试方法。受测试时间的限制,只能选择局部的存储区间进行DDF的Read Disturb测试。这样局部区间的测试结果是否能够代表整个芯片的性能,设计了一套实验,对这... DDF是一种高容量的NAND Flash。以DDF产品为例,研究和讨论了它的Read Disturb测试方法。受测试时间的限制,只能选择局部的存储区间进行DDF的Read Disturb测试。这样局部区间的测试结果是否能够代表整个芯片的性能,设计了一套实验,对这个课题进行了研究和讨论。依据非挥发性记忆体产品的特性,主要以阈值电压的分布为参考来评价DDF芯片性能的一致性和性能恶化趋势的一致度。最后的实验结果证明了这种测试方法的正确性和合理性。这种分析方法也可以用于其他非挥发性记忆体产品的其他可靠性测试项目的评估。 展开更多
关键词 非挥发性记忆体 可靠性测试 读取扰动 阈值电压分布
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一种基于CMOS工艺的掩模ROM设计 被引量:5
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作者 张亚灵 徐东明 《西安邮电学院学报》 2009年第1期101-104,共4页
介绍了一种基于0.25μmCMOS工艺的128 Kbit掩模ROM设计,对ROM的结构和各模块进行了详细分析,研究了灵敏放大器的工作机理和结构,设计了一种新颖的灵敏放大器,使ROM的访问速度得到了有效的提高。
关键词 只读存储器 存储阵列 地址译码器 灵敏放大器
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基于二极管单元的高密度掩模ROM设计
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作者 叶勇 亢勇 +1 位作者 宋志棠 陈邦明 《电子与信息学报》 EI CSCD 北大核心 2017年第6期1452-1457,共6页
针对传统ROM(Read-Only Memory)存储密度低、功耗高的问题,该文提出一种采用二极管单元并通过接触孔编程来存储数据的掩模ROM。二极管阵列采用双沟槽隔离工艺和无间隙接触孔连接方式实现了极高的存储密度。基于此设计了一款容量为2 Mb... 针对传统ROM(Read-Only Memory)存储密度低、功耗高的问题,该文提出一种采用二极管单元并通过接触孔编程来存储数据的掩模ROM。二极管阵列采用双沟槽隔离工艺和无间隙接触孔连接方式实现了极高的存储密度。基于此设计了一款容量为2 Mb的掩模ROM,包含8个256 kb的子阵列。二极管阵列采用40 nm设计规则,外围逻辑电路采用2.5 V CMOS工艺完成设计。二极管单元的有效面积仅为0.017μm^2,存储密度高达0.0268mm^2/Mb。测试结果显示二极管单元具备良好的单元特性,在2.5 V电压下2 Mb ROM的比特良率达到了99.8%。 展开更多
关键词 掩模只读存储器 二极管阵列 高密度 低功耗 双沟槽隔离
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基于栅氧化层损伤EEPROM的失效分析 被引量:3
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作者 赵扬 陈燕宁 +1 位作者 单书珊 赵明敏 《半导体技术》 CAS 北大核心 2020年第1期72-76,共5页
随着超大规模集成(VLSI)电路的发展,芯片结构及工艺变得日益复杂,同时给失效分析工作带来了挑战。内嵌式存储器作为片上系统(SOC)内部模块的重要组成部分,其具有结构复杂、密度高等特点,常规的失效分析手段难以准确定位其失效模式和机... 随着超大规模集成(VLSI)电路的发展,芯片结构及工艺变得日益复杂,同时给失效分析工作带来了挑战。内嵌式存储器作为片上系统(SOC)内部模块的重要组成部分,其具有结构复杂、密度高等特点,常规的失效分析手段难以准确定位其失效模式和机理。介绍了红外发光显微镜(EMMI)、电压衬度(VC)、去层、聚焦离子束(FIB)的分析原理及组合失效分析技术。针对传统分析手段的不足及局限性,提出了采用一种选择性刻蚀方法对栅氧化层的微小缺陷进行定位与分析。研究结果表明,该方法对分析栅氧化层击穿等缺陷损伤具有明显的优势,可以减少分析时间并提高失效分析成功率。 展开更多
关键词 电可擦可编程只读存储器(EEProm) 失效分析 电压衬度(VC) 聚焦离子束(FIB) 栅氧化层 缺陷
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语音合成集成电路中掩模ROM的解决方案
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作者 米丹 孟飚 常昌远 《现代电子技术》 2007年第22期148-150,153,共4页
在语音合成集成电路(IC)中,需要存储大量的程序和语音数据,因此内存储器的集成度、读取速度及可靠性成为影响一款芯片生产成本和性能参数的关键指标。存储器有很多分类,掩模只读存储器(ROM)以其较高的集成度和较低的成本在中低档消费类... 在语音合成集成电路(IC)中,需要存储大量的程序和语音数据,因此内存储器的集成度、读取速度及可靠性成为影响一款芯片生产成本和性能参数的关键指标。存储器有很多分类,掩模只读存储器(ROM)以其较高的集成度和较低的成本在中低档消费类语音合成IC中有着较为广泛的应用。给出一种语音合成IC中掩模ROM的解决方案,分别介绍3个组成部分:存储单元阵列、地址译码器和读出放大器的设计实现。采用该方案可以有效提高掩模ROM的集成度、读取速度及可靠性,有效降低语音合成IC的生产成本、提高其性能和市场竞争力。 展开更多
关键词 掩模rom Flat-cell结构 存储单元阵列 地址译码器 读出放大器
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Small Area ROM Design for Embedded Applications
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作者 崔嵬 吴嗣亮 《Journal of Beijing Institute of Technology》 EI CAS 2007年第4期460-464,共5页
The compact full custom layout design of a 16 kbit mask-programmable complementary metal oxide semiconductor (CMOS) read only memory (ROM) with low power dissipation is introduced. By optimizing storage cell size and ... The compact full custom layout design of a 16 kbit mask-programmable complementary metal oxide semiconductor (CMOS) read only memory (ROM) with low power dissipation is introduced. By optimizing storage cell size and peripheral circuit structure, the ROM has a small area of 0.050 mm2 with a power-delay product of 0.011 pJ/bit at +1.8 V. The high packing density and the excellent power-delay product have been achieved by using SMIC 0.18 μm 1P6M CMOS technology. A novel and simple sense amplifier/driver structure is presented which restores the signal full swing efficiently and reduces the signal rising time by 2.4 ns, as well as the memory access time. The ROM has a fast access time of 8.6 ns. As a consequence, the layout design not only can be embedded into microprocessor system as its program memory, but also can be fabricated individually as ROM ASIC. 展开更多
关键词 complementary metal oxide semiconductor (CMOS) technology read only memory (rom) address decoder sense amplifier
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串行EEPROM的接口方式及应用 被引量:1
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作者 陈铖 簿云飞 《信息工程学院学报》 1999年第3期44-47,共4页
通过比较的方式阐述了EEPROM 与MCU 的四种串行接口方式:I2C,SPI,Microwire/plus,MPS- 并用一个实例说明串行EEPROM
关键词 EEProm 串行接口 存储器 应用
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C语言的ROM化程序设计方法
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作者 董旌 彭炎午 《西北工业大学学报》 EI CAS CSCD 北大核心 1993年第4期431-435,共5页
提出了一种在 IBM PC 机上应用 C 语言开发8086/8088系列微处理器控制软件的方法,实现了 C 语言在无操作系统的“裸机”上的运行.本方法的应用,可以减轻程编工作量,加快产品开发周期.
关键词 工业控制 C语言 rom 程序设计
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Analysis on Text-level Reading
15
作者 佘桂婷 《海外英语》 2010年第7X期238-239,243,共3页
Reading,especially reading at text level,is a process of continuously repeating,consolidating and understanding words,phrases,and sentences.However,from the perspective of psycholinguistics,the compariosn and contrast... Reading,especially reading at text level,is a process of continuously repeating,consolidating and understanding words,phrases,and sentences.However,from the perspective of psycholinguistics,the compariosn and contrast of empirical data from experiments and researches would be evidences to support the idea that reading at text level is mainly influenced by readers' ability of identifying a text's cohesion and coherence,balancing the activation and suppression of background knowledge,as well as readers' utilization of working memory.Readers can make good use of these three aspects in order to advance their understanding of reading at text level. 展开更多
关键词 TEXT LEVEL readING COHESION COHERENCE BACKGROUND knowledge working memory
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深亚微米大容量PROM芯片ESD保护技术 被引量:1
16
作者 裴国旭 邓玉良 +2 位作者 樊利慧 李晓辉 彭锦军 《电子器件》 CAS 北大核心 2014年第4期587-590,共4页
从全芯片角度出发,采用多电源ESD架构和全芯片ESD设计,对整颗芯片提供全方位的ESD保护,介绍了基于0.18μm CMOS工艺设计的大容量PROM芯片的ESD设计技术。同时,通过对高压编程引脚的ESD加固设计,提高了芯片的整体抗ESD能力。最终产品ESD... 从全芯片角度出发,采用多电源ESD架构和全芯片ESD设计,对整颗芯片提供全方位的ESD保护,介绍了基于0.18μm CMOS工艺设计的大容量PROM芯片的ESD设计技术。同时,通过对高压编程引脚的ESD加固设计,提高了芯片的整体抗ESD能力。最终产品ESD测试满足项目要求。 展开更多
关键词 静电放电(ESD) 可编程只读存储器(Prom) 全芯片
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一种使用EPROM的时间增益补偿电路 被引量:1
17
作者 邓化国 《中国民航学院学报》 1995年第4期75-78,共4页
本文简要介绍了医用超声波类仪器的基本原理,分析了超声波类仪器中普遍采用的T·G·C电路的不足.为克服上述电路的不足,本文提出了该电路的一种新的设计方法并在实际中实现了该方法.
关键词 超声波诊断设备 时间增益 补偿衰减
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基于寄存器的SM4软件优化实现方法 被引量:1
18
作者 陈晨 郭华 +2 位作者 刘源灏 龚子睿 张宇轩 《密码学报(中英文)》 CSCD 北大核心 2024年第2期427-440,共14页
SM4算法的实现效率是密码算法国产化进程中亟需解决的关键问题,许多学者致力于研究如何提升SM4算法的实现速度.比特切片是目前SM4算法软件实现方法中公认速度较高的一种实现方法,它通过在一次加密运算中并行加密多组明文数据的方式,在... SM4算法的实现效率是密码算法国产化进程中亟需解决的关键问题,许多学者致力于研究如何提升SM4算法的实现速度.比特切片是目前SM4算法软件实现方法中公认速度较高的一种实现方法,它通过在一次加密运算中并行加密多组明文数据的方式,在处理大批量数据时显著提高了SM4算法的实现速度.使用该方法时,每次加密运算前需一次性将多组数据的相同位加载到CPU的寄存器中,由此会带来CPU寄存器与内存之间数据传输的时间开销.为了减小寄存器一次性加载数据的规模,本文对于比特切片方法中的数据编排方式进行了改进,使得每次CPU执行运算时只加载必要的运算数据,从而减少了内存与寄存器之间的交互操作,进一步提高了用比特切片方法实现SM4时的整体加密效率.采用改进后的比特切片方法实现了SM4算法的64组数据并行加解密,该方法的理论加解密速度可达4.1 cycles/byte,经测试在AMD Ryzen75800H平台上加密速率达到了11162Mb/s.该方法对基于比特切片方法设计的对称加密算法软件优化实现方法具有重要参考价值. 展开更多
关键词 SM4算法 比特切片 内存读取 数据编排
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减轻读干扰的垃圾回收算法
19
作者 赵乾瑞 冉全 《现代信息科技》 2024年第7期81-85,共5页
NAND闪存凭借许多特点让其在各种应用场景中得到广泛的应用,例如手机、平板电脑等,但是闪存也有两个受关注的特性:使用寿命和数据的可靠性。在闪存的使用过程中,读干扰对数据准确性的影响会随着时间的增长变大,因此,通过对读干扰造成的... NAND闪存凭借许多特点让其在各种应用场景中得到广泛的应用,例如手机、平板电脑等,但是闪存也有两个受关注的特性:使用寿命和数据的可靠性。在闪存的使用过程中,读干扰对数据准确性的影响会随着时间的增长变大,因此,通过对读干扰造成的影响进行研究,提出了一种减轻读干扰的垃圾回收算法FRT-GC,该算法通过对每个闪存块的使用次数和使用频率进行统计计算,在合适的时机启动垃圾回收,最大限度地减轻读干扰造成的影响。实验验证该算法在减轻读干扰方面有很好的效果。 展开更多
关键词 NAND闪存 垃圾回收 读干扰 FRT-GC
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SOT-MRAM读电路泄电结构优化
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作者 王超 吴晨烨 +3 位作者 叶海波 陆楠楠 李嘉威 孙杰杰 《中国集成电路》 2024年第6期43-47,共5页
自旋轨道矩磁性随机存储器(SOT-MRAM)作为第四代磁随机存储器广受关注。SOT-MRAM为三端结构,应用于2T2R结构时,不对称写入容易导致电荷积累,从而对读产生影响,甚至导致读取错误的发生。因此研究针对SOT-MRAM特点的读电路泄电结构,减小... 自旋轨道矩磁性随机存储器(SOT-MRAM)作为第四代磁随机存储器广受关注。SOT-MRAM为三端结构,应用于2T2R结构时,不对称写入容易导致电荷积累,从而对读产生影响,甚至导致读取错误的发生。因此研究针对SOT-MRAM特点的读电路泄电结构,减小写入对读取通路的影响具有重要意义。本文针对SOT-MRAM写入不对称导致电荷积累问题,对比了两种泄电电路结构,有效降低了首个读周期的读取时间延迟。研究了引入的泄电结构对位线电容的容忍度的影响。分析了位线电容差异导致读取不对称的机理,结合首个读周期读取时间延迟问题,提出了适合SOT-MRAM特点的读取电路泄电结构。本文的研究为SOT-MRAM读取电路的设计提供了新思路。 展开更多
关键词 自旋轨道矩磁随机存储器 读电路 泄电
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