基于Parallel_CORDIC的高精度高速度直接数字频率合成器的FPGA实现 被引量：13

1

作者 祁艳杰 刘章发 《电子学报》 EI CAS CSCD 北大核心 2014年第7期1392-1397,共6页

本文提出了一种直接数字频率合成器(DDFS)的设计,以Parallel_CORDIC(COrdinate Rotation Digital Computer)算法模块替代传统的查找表方式,实现了相位与幅度的一一对应,输出相位完全正交的正余弦波形;同时应用旋转角度预测及4:2的进位... 本文提出了一种直接数字频率合成器(DDFS)的设计,以Parallel_CORDIC(COrdinate Rotation Digital Computer)算法模块替代传统的查找表方式,实现了相位与幅度的一一对应,输出相位完全正交的正余弦波形;同时应用旋转角度预测及4:2的进位保存加法器(CSA)技术,将速度比传统CORDIC算法提高41.7%,精度提高到10-4.最后以Xilinx的FPGA硬件实现整个设计. 展开更多

关键词 直接数字频率合成技术(DDFS) parallel CORDIC 进位保存加法器(CSA) FPGA

在线阅读 下载PDF 职称材料

子字并行加法器的研究与实现 被引量：2

2

作者 马胜 黄立波 +2 位作者 王志英 刘聪 戴葵 《计算机工程与应用》 CSCD 北大核心 2009年第36期54-59,共6页

子字并行加法器能够有效提高多媒体应用程序的处理性能。基于门延迟模型对加法器原理及性能进行了分析,设计了进位截断和进位消除两种子字并行控制机制。在这两种机制的指导下,实现了多种子字并行加法器,并对它们的性能进行了比较和分... 子字并行加法器能够有效提高多媒体应用程序的处理性能。基于门延迟模型对加法器原理及性能进行了分析,设计了进位截断和进位消除两种子字并行控制机制。在这两种机制的指导下,实现了多种子字并行加法器,并对它们的性能进行了比较和分析。结果表明进位消除机制相对于进位截断机制需要较短的延时,较少的逻辑门数以及较低的功耗。在各种子字并行加法器中,Kogge-Stone加法器具有最少的延迟时间,RCA加法器具有最少的逻辑门数和最低的功耗。研究结果可以用于指导子字并行加法器的设计与选择。 展开更多

关键词 子字并行 加法器 进位截断 进位消除

在线阅读 下载PDF 职称材料

异步超前进位加法器设计 被引量：3

3

作者 杨银堂 徐阳扬 +1 位作者 周端 弥晓华 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2009年第1期33-37,共5页

提出了一种新的高速加法器电路.该加法器采用混合握手协议,将超前进位与异步自定时技术相结合,根据进位链出现的概率大小来分配进位路径,可以在保持异步结构低功耗的同时提高运算速度.仿真结果表明,在SMIC 0.18μm工艺下,32位异步超前... 提出了一种新的高速加法器电路.该加法器采用混合握手协议,将超前进位与异步自定时技术相结合,根据进位链出现的概率大小来分配进位路径,可以在保持异步结构低功耗的同时提高运算速度.仿真结果表明,在SMIC 0.18μm工艺下,32位异步超前进位加法器平均运算完成时间为0.880932 ns,其速度是同步串行加法器的7.33倍,是异步串行加法器的1.364倍和异步进位选择加法器的1.123倍,且电路面积和功耗开销小于异步进位选择加法器. 展开更多

关键词 异步 并行 超前进位 加法器 自定时

在线阅读 下载PDF 职称材料

高速32位伪随机数发生器电路设计 被引量：1

4

作者 夏宏 曲英杰 周志伟 《计算机工程与应用》 CSCD 北大核心 2001年第15期146-148,172,共4页

文章提出了一种实现32位伪随机发生器电路设计方案。该方案的关键是对产生伪随机数所需要的乘法器和模2n－1加法器的设计。针对所采用的伪随机数迭代函数的特殊性，提出了特定的32位×16位乘法器以及模231－1加法器实现方案，使电... 文章提出了一种实现32位伪随机发生器电路设计方案。该方案的关键是对产生伪随机数所需要的乘法器和模2n－1加法器的设计。针对所采用的伪随机数迭代函数的特殊性，提出了特定的32位×16位乘法器以及模231－1加法器实现方案，使电路的速度得以提高，规模得以减小。整个电路设计采用VHDL语言描述，并通过了逻辑仿真验证。文章同时介绍了一般乘法器以及并行前缀模2n－1加法器的设计原理。 展开更多

关键词 乘法器 并行前缀加法器 伪随机数发生器 电路设计

在线阅读 下载PDF 职称材料

基于Sklansky结构的24位并行前缀加法器的设计与实现 被引量：1

5

作者 姚若河 马廷俊 苏少妍 《现代电子技术》 北大核心 2015年第21期145-148,共4页

针对串行进位加法器存在的延时问题,采用一种基于Sklansky结构的并行前缀加法器,通过对并行前缀加法器各个模块进行优化,设计实现了一个24位并行前缀加法器。通过与24位串行进位加法器进行延时比较,结果表明,Sklansky并行前缀结构的加法... 针对串行进位加法器存在的延时问题,采用一种基于Sklansky结构的并行前缀加法器,通过对并行前缀加法器各个模块进行优化,设计实现了一个24位并行前缀加法器。通过与24位串行进位加法器进行延时比较,结果表明,Sklansky并行前缀结构的加法器,能有效提高运算速度。 展开更多

关键词 并行前缀加法器 Sklansky结构 优化延时 并行思想

在线阅读 下载PDF 职称材料

条件推测性十进制加法器的优化设计

6

作者 崔晓平 王书敏 +1 位作者 刘伟强 董文雯 《电子与信息学报》 EI CSCD 北大核心 2016年第10期2689-2694,共6页

随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路,给出了基于并行... 随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路,给出了基于并行前缀/进位选择结构的条件推测性十进制加法器的设计过程,并通过并行前缀单元对十进制进位选择加法器进行优化设计。采用Verilog HDL对32 bit,64 bit和128 bit十进制加法器进行描述并在Model Sim平台上进行了仿真验证,在Nangate Open Cell 45nm标准工艺库下,通过Synopsys公司综合工具Design Compiler进行了综合。与现有的条件推测性十进制加法器相比较,综合结果显示该文所提出的十进制加法器可以提升12.3%的速度性能。 展开更多

关键词 十进制加法 条件推测十进制加法 并行前缀 进位选择加法器

在线阅读 下载PDF 职称材料

光学并行阵列逻辑门系统整体结构以及液晶编码脉动进位加法器的优化设计及其实现 被引量：2

7

作者 余飞鸿 《光子学报》 EI CAS CSCD 1995年第3期212-219,共8页

本文报道了利用布尔偏振编码逻辑代数（ＢＰＬＡ）理论来设计光学并行阵列逻辑门及液晶编码脉动进位加法器的详细过程，最后给出了加法器的实验结果。

关键词 光学并行阵列 逻辑门 液晶编码 布尔代数

在线阅读 下载PDF 职称材料

并行浮点加法器架构与核心算法的研究 被引量：2

8

作者 陈弦 张伟功 于伦正 《计算机工程与应用》 CSCD 北大核心 2006年第17期53-55,75,共4页

考虑到浮点运算在图形处理中的重要作用,依据速度和面积的优化原理,文章从两个方面对FAU结构中最复杂的双精度浮点加法进行了研究。其一:在结构上采用了三条相互并行的主线,设计了一种尽可能并行处理的三级浮点流水结构,极大地提高了运... 考虑到浮点运算在图形处理中的重要作用,依据速度和面积的优化原理,文章从两个方面对FAU结构中最复杂的双精度浮点加法进行了研究。其一:在结构上采用了三条相互并行的主线,设计了一种尽可能并行处理的三级浮点流水结构,极大地提高了运算的速度,节约了芯片资源;其二:对结构中制约浮点加法速度的关键运算——尾加和移位操作进行了创新设计与实现,并就设计的先进性和高速性与传统设计进行了参数比较和综合分析。 展开更多

关键词 核心算法 浮点加法器 并行 FAU

在线阅读 下载PDF 职称材料

一种用于高速地址产生的32位加法器电路的实现

9

作者 张悦 孙永节 《计算机工程与科学》 CSCD 2006年第4期74-76,79,共4页

本文介绍了在某微处理器研制中设计的一种地址生成单元的加法电路。为提高地址转换速度,其进位电路中采用了动态门和多米诺逻辑。结果表明,在1.8v、0.18μm工艺下进行电路模拟,进行一次加法进位传递的时间为466ps。

关键词 地址生成单元 并行加法器 Kogge&Stone算法

在线阅读 下载PDF 职称材料

64位高性能冗余二进制—二进制数转换器的设计

10

作者 胡薇 崔晓平 陈鑫 《现代电子技术》 北大核心 2015年第10期103-106,110,共5页

冗余二进制(RB)加法的进位无关特性和规整的压缩结构,可以设计高速冗余二进制乘法器。冗余二进制乘法器由RB部分积产生、RB部分积压缩树和RB-二进制数转换器三个关键模块构成。在此基于基-16 RB Booth编码结构提出了一种由进位跳跃加法... 冗余二进制(RB)加法的进位无关特性和规整的压缩结构,可以设计高速冗余二进制乘法器。冗余二进制乘法器由RB部分积产生、RB部分积压缩树和RB-二进制数转换器三个关键模块构成。在此基于基-16 RB Booth编码结构提出了一种由进位跳跃加法器和并行前缀/进位选择混合加法器构成的冗余二进制-二进制数转换器。用Verilog HDL对该转换器进行描述,在Synopsys的VCS平台上进行仿真验证,在SMIC 45 nm的工艺下,通过Design Compiler对转换器进行综合,比较普通的并行前缀/进位选择转换器,设计的64位转换器在延时、面积和功耗得到有效的改善。 展开更多

关键词 RB-NB转换器 并行前缀加法器 进位跳跃加法器 冗余二进制乘法器

在线阅读 下载PDF 职称材料

一种Ling选择进位加法器

11

作者 田宇 周端 徐阳扬 《计算机工程》 CAS CSCD 北大核心 2009年第16期245-247,共3页

设计一种Ling选择进位加法器,组间采用Ling进位代替传统的进位,利用内部连线与节点扇出平衡的并行前缀逻辑产生进位机制,并对通常的进位选择模块进行调整,以使其适合Ling进位。该加法器兼具了Ling加法器的快速性,又避免了逻辑产生的复... 设计一种Ling选择进位加法器,组间采用Ling进位代替传统的进位,利用内部连线与节点扇出平衡的并行前缀逻辑产生进位机制,并对通常的进位选择模块进行调整,以使其适合Ling进位。该加法器兼具了Ling加法器的快速性,又避免了逻辑产生的复杂性。实验结果表明,与超前进位加法器相比,该加法器的速度提高12%左右。 展开更多

关键词 Ling进位 并行前缀计算 超前进位加法器

在线阅读 下载PDF 职称材料

一种高速浮点加法器的优化设计

12

作者 冯为 王波 +1 位作者 孙一 金西 《电子测量技术》 2008年第11期4-8,共5页

高性能浮点加法器是现代微处理器中的重要部件,是实时图像处理和数字信号处理的核心,同时也是微处理器数据处理的关键路径,其完成一次加法操作的周期基本决定了微处理器的主频。本文介绍了一种高速浮点加法器的优化设计,它通过采用基于T... 高性能浮点加法器是现代微处理器中的重要部件,是实时图像处理和数字信号处理的核心,同时也是微处理器数据处理的关键路径,其完成一次加法操作的周期基本决定了微处理器的主频。本文介绍了一种高速浮点加法器的优化设计,它通过采用基于Two-Path算法的错位并行改进算法;在前导零预测电路设计中采用并行预测;尾数的54位CLA加法器中采用NAND门来代替以前CLA中常用的NOT门和AND门等一系列的改进措施,从而提高了浮点加法器的速度,使得加法运算由传统的5周期变成3周期,经仿真验证后,加法器的频率能达到350MHz。经仿真验证后,采用逻辑门比传统的浮点加法算法节省了23%。 展开更多

关键词 浮点加法器 Two-Path算法 错位并行 NAND 前导零

在线阅读 下载PDF 职称材料

基于FPGA的稀疏化卷积神经网络加速器 被引量：4

13

作者 狄新凯 杨海钢 《计算机工程》 CAS CSCD 北大核心 2021年第7期189-195,204,共8页

为消除卷积神经网络前向计算过程中因模型参数的稀疏性而出现的无效运算,基于现场可编程门阵列(FPGA)设计针对稀疏化神经网络模型的数据流及并行加速器。通过专用逻辑模块在输入通道方向上筛选出特征图矩阵和卷积滤波器矩阵中的非零点,... 为消除卷积神经网络前向计算过程中因模型参数的稀疏性而出现的无效运算,基于现场可编程门阵列(FPGA)设计针对稀疏化神经网络模型的数据流及并行加速器。通过专用逻辑模块在输入通道方向上筛选出特征图矩阵和卷积滤波器矩阵中的非零点,将有效数据传递给由数字信号处理器组成的阵列做乘累加操作。在此基础上,对所有相关的中间结果经加法树获得最终输出特征图点,同时在特征图宽度、高度和输出通道方向上做粗颗粒度并行并寻找最佳的设计参数。在Xilinx器件上进行实验验证,结果表明,该设计实现VGG16卷积层综合性能达到678.2 GOPS,性能功耗比为69.45 GOPS/W,其性能与功耗指标较基于FPGA的稠密网络加速器和稀疏网络加速器有较大提升。 展开更多

关键词 卷积神经网络 稀疏性 现场可编程门阵列 并行加速器 数字信号处理器 加法树

在线阅读 下载PDF 职称材料

面向E量级超算的并行循环压缩浮点乘加校验结构

14

作者 高剑刚 刘骁 +1 位作者 郑方 唐勇 《计算机学报》 EI CAS CSCD 北大核心 2023年第6期1103-1120,共18页

E量级超算面临超十亿浮点融合乘加(Fused Multiply-Add,FMA)部件同时运行的严峻挑战,单个FMA检错率的少量变化可引起系统可用性的较大变动.E级超算核心的高运行频率、实时校验需求对校验逻辑时序提出了更高的要求.同时,E级超算需要控制... E量级超算面临超十亿浮点融合乘加(Fused Multiply-Add,FMA)部件同时运行的严峻挑战,单个FMA检错率的少量变化可引起系统可用性的较大变动.E级超算核心的高运行频率、实时校验需求对校验逻辑时序提出了更高的要求.同时,E级超算需要控制系统规模,同芯片面积下集成的核心数目更多,片上资源较为紧张.因此,FMA校验设计需要在保证错误检测能力的前提下,对校验逻辑的时序、面积开销进行控制.本文提出了并行循环4:2压缩结构.余数系统模数增大后,并行循环4:2压缩结构能在降低余数生成逻辑的时序、面积开销的同时,提升余数系统的检错能力.本文还对余数域中的FMA尾数运算进行研究,提出了取反符号扩展操作、乘法尾数、加法尾数的余数域加速变换.实验结果表明,本文提出的并行循环4:2混合压缩余数生成逻辑较模加器树余数生成逻辑、CSA(Carry Saved Adder) 3:2压缩余数生成逻辑分别最多可取得19.64%、6.75%的时序优化和71%、18.18%的面积优化.基于并行循环4:2压缩树的模63余数校验在面积开销、检错率、系统可用性上均优于IBM采用的模15浮点FMA校验设计,面积开销、检错率优化效果分别能达到67.61%、5%,系统可用性优化最多可达49.6%. 展开更多

关键词 浮点融合乘加 可用性 浮点校验 模加器 并行循环压缩

在线阅读 下载PDF 职称材料