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基于E-TSPC技术的10 GHz低功耗多模分频器的设计被引量：3: 1; 作者胡帅帅周玉梅张锋《半导体技术》 CAS CSCD 北大核心 2016年第2期96-101,共6页; 基于扩展的真单相时钟（E-TSPC）技术,设计了一款用于10 GHz扩频时钟发生器（SSCG）的分频比范围为32~63的多模分频器（MMD）。在设计中,基于D触发器的2/3分频器采用了动态E-TSPC技术,这不仅降低了功耗和芯片面积,而且改善了最高工作频... 展开更多; 关键词扩展的真单相时钟(E-tspc) 多模分频器(MMD) 扩频时钟发生器(SSCG) 低功耗动态逻辑; 在线阅读下载PDF 职称材料

基于TSPC的4/5双模前置分频器设计被引量：2: 2; 作者陶小妍张海鹏 +1 位作者阴亚东王德君《半导体技术》 CAS CSCD 北大核心 2014年第1期33-37,共5页; 针对无线传感网络对射频电路高速、低功耗方面日益增长的性能要求,设计了一款用于高频锁相环中的高速、低功耗4/5双模前置分频器。在分析真单相时钟(TSPC)电路工作原理的基础上,指出了该电路结构存在的两个主要缺点,并结合器件工艺和物... 展开更多; 关键词高频低功耗双模前置分频器真单相时钟(tspc) 锁相环(PLL); 在线阅读下载PDF 职称材料

用于12.5Gbit/s SerDes系统锁相环倍频器设计: 3; 作者茅俊伟冯军 +2 位作者窦建华章丽李伟《半导体技术》 CAS CSCD 北大核心 2012年第12期918-922,共5页; 采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统。该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟。设计中... 展开更多; 关键词串行器解串器(SerDes) 锁相环倍频器分频器 SCFL触发器真单相时钟(tspc); 在线阅读下载PDF 职称材料

USB3.0中五分频电路设计: 4; 作者赵光宫玉彬《现代电子技术》 2011年第20期181-183,共3页; 基于65 nm CMOS工艺,分别采用CML电路和TSPC电路设计并实现一种新型五分频电路,适用于USB 3.0物理层中时钟频率的五分频转换,且输出占空比基本满足50%,仿真结果表明采用CML电路构建的分频器可稳定工作在8 GHz的输入时钟频率,此时功耗为1... 展开更多; 关键词分频器触发器电流模式逻辑单相位时钟逻辑; 在线阅读下载PDF 职称材料

题名基于E-TSPC技术的10 GHz低功耗多模分频器的设计被引量：3: 1; 作者胡帅帅周玉梅张锋; 机构中国科学院微电子研究所; 出处《半导体技术》 CAS CSCD 北大核心 2016年第2期96-101,共6页; 基金国家高技术研究发展计划(863计划)资助项目(2011AA010403) 国家自然科学基金资助项目(61474134); 文摘基于扩展的真单相时钟（E-TSPC）技术,设计了一款用于10 GHz扩频时钟发生器（SSCG）的分频比范围为32~63的多模分频器（MMD）。在设计中,基于D触发器的2/3分频器采用了动态E-TSPC技术,这不仅降低了功耗和芯片面积,而且改善了最高工作频率。MMD由5级2/3分频器级联而成,由5 bit数字码控制。详细介绍和讨论了2/3分频器和MMD的工作原理和优势。MMD是SSCG的一部分,采用55 nm CMOS工艺进行了流片,芯片面积为35μm×10μm,电源电压为1.2 V,最高工作频率为10 GHz,此时功耗为1.56 m W。; 关键词扩展的真单相时钟(E-tspc) 多模分频器(MMD) 扩频时钟发生器(SSCG) 低功耗动态逻辑; Keywords extended true-single-phase-clock （E-tspc） multi-modulus frequency divider （MMD） spread-spectrum clock generator （SSCG） low power dynamic logic; 分类号 TN772 [电子电信—电路与系统]; 在线阅读下载PDF 职称材料

题名基于TSPC的4/5双模前置分频器设计被引量：2: 2; 作者陶小妍张海鹏阴亚东王德君; 机构杭州电子科技大学电子信息学院中国科学院微电子研究所大连理工大学电子科学与技术学院; 出处《半导体技术》 CAS CSCD 北大核心 2014年第1期33-37,共5页; 基金国家科技重大专项资助项目(2012ZX03004006); 文摘针对无线传感网络对射频电路高速、低功耗方面日益增长的性能要求,设计了一款用于高频锁相环中的高速、低功耗4/5双模前置分频器。在分析真单相时钟(TSPC)电路工作原理的基础上,指出了该电路结构存在的两个主要缺点,并结合器件工艺和物理给出了相应的版图优化解决方法。然后,采用SMIC 0.18μm标准CMOS工艺,设计了一款基于这种改进后的真单相时钟电路的集成4/5双模前置分频器。在版图优化设计后利用Cadence Spectre进行了后仿真验证,结果表明,在直流电源电压1.8 V时,该4/5双模前置分频器的最高工作频率可达到3.4 GHz,总功耗仅有0.80 mW。该4/5双模前置分频器的最低输入幅值为0.2 V时,工作频率范围为20 MHz^2.5 GHz,能够满足面向无线传感网络应用的锁相环(PLL)的高速、低功耗性能要求。; 关键词高频低功耗双模前置分频器真单相时钟(tspc) 锁相环(PLL); Keywords high frequency low-power loss dual-modulus prescaler true single phase clock（tspc） phase locked loop （PLL）; 分类号 TN43 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名用于12.5Gbit/s SerDes系统锁相环倍频器设计: 3; 作者茅俊伟冯军窦建华章丽李伟; 机构东南大学射频与光电集成电路研究所; 出处《半导体技术》 CAS CSCD 北大核心 2012年第12期918-922,共5页; 文摘采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统。该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟。设计中鉴频鉴相器采用真单相时钟(TSPC)触发器,电荷泵采用电流舵结构,压控振荡器采用三级双延时环路结构,20分频器中的高速五分频采用源极耦合场效应晶体管逻辑(SCFL)触发器、低速四分频采用TSPC触发器。电路芯片面积为0.492 mm×0.668 mm。测试结果显示,锁相环的锁定范围为4.78～6.6 GHz,在1.8 V电源电压下核心电路的功耗为67.5 mW。当锁相环工作在6.25 GHz时,10 MHz频偏处相位噪声为-98.5 dBc/Hz,峰峰抖动为15 ps,均方根(RMS)抖动为3.5 ps。; 关键词串行器解串器(SerDes) 锁相环倍频器分频器 SCFL触发器真单相时钟(tspc); Keywords serializer/deserializer（SerDes） PLL frequency multiplier frequency divider SCFL flip-flop true single phase clock（tspc）; 分类号 TN4 [电子电信—微电子学与固体电子学] TN771 [电子电信—电路与系统]; 在线阅读下载PDF 职称材料

题名USB3.0中五分频电路设计: 4; 作者赵光宫玉彬; 机构电子科技大学物理电子学院; 出处《现代电子技术》 2011年第20期181-183,共3页; 文摘基于65 nm CMOS工艺,分别采用CML电路和TSPC电路设计并实现一种新型五分频电路,适用于USB 3.0物理层中时钟频率的五分频转换,且输出占空比基本满足50%,仿真结果表明采用CML电路构建的分频器可稳定工作在8 GHz的输入时钟频率,此时功耗为1.9 mW,采用TSPC电路构建的分频器可稳定工作在10 GHz输入时钟频率,此时功耗为0.2 mW,2种分频电路都满足USB 3.0规范要求,完全达到预期目标。; 关键词分频器触发器电流模式逻辑单相位时钟逻辑; Keywords frequency divider trigger current mode logic（CML） logic of single phase clock（tspc）; 分类号 TN911-34 [电子电信—通信与信息系统]; 在线阅读下载PDF 职称材料

	题名	作者	出处	发文年	被引量	操作
1	基于E-TSPC技术的10 GHz低功耗多模分频器的设计	胡帅帅周玉梅张锋	《半导体技术》 CAS CSCD 北大核心	2016	3	在线阅读下载PDF 职称材料
2	基于TSPC的4/5双模前置分频器设计	陶小妍张海鹏阴亚东王德君	《半导体技术》 CAS CSCD 北大核心	2014	2	在线阅读下载PDF 职称材料
3	用于12.5Gbit/s SerDes系统锁相环倍频器设计	茅俊伟冯军窦建华章丽李伟	《半导体技术》 CAS CSCD 北大核心	2012	0	在线阅读下载PDF 职称材料
4	USB3.0中五分频电路设计	赵光宫玉彬	《现代电子技术》	2011	0	在线阅读下载PDF 职称材料