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A novel fuzzy logic direct torque controller for a permanent magnet synchronous motor with a field programmable gate array 被引量:1
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作者 陈永军 《Journal of Chongqing University》 CAS 2008年第3期228-233,共6页
A high-performance digital servo system built on the platform of a field programmable gate array (FPGA),a fully digitized hardware design scheme of a direct torque control (DTC) and a low speed permanent magnet synchr... A high-performance digital servo system built on the platform of a field programmable gate array (FPGA),a fully digitized hardware design scheme of a direct torque control (DTC) and a low speed permanent magnet synchronous motor (PMSM) is proposed. The DTC strategy of PMSM is described with Verilog hardware description language and is employed on-chip FPGA in accordance with the electronic design automation design methodology. Due to large torque ripples in low speed PMSM,the hysteresis controller in a conventional PMSM DTC was replaced by a fuzzy controller. This FPGA scheme integrates the direct torque controller strategy,the time speed measurement algorithm,the fuzzy regulating technique and the space vector pulse width modulation principle. Experimental results indicate the fuzzy controller can provide a controllable speed at 20 r min-1 and torque at 330 N m with satisfactory dynamic and static performance. Furthermore,the results show that this new control strategy decreases the torque ripple drastically and enhances control performance. 展开更多
关键词 fuzzy control direct torque control field programmable gate array permanent magnet synchronous motor
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一种用于高性能FPGA的多功能I/O电路
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作者 罗旸 刘波 +3 位作者 曹正州 谢达 张艳飞 单悦尔 《半导体技术》 北大核心 2025年第3期265-272,共8页
为了满足等效系统门数为亿门级现场可编程门阵列(FPGA)的高速率、多功能数据传输需求,设计了一种用于高性能FPGA的多功能输入输出(I/O)电路,工作电压为0.95 V,单个I/O电路的最高数据传输速率为2 Gbit/s。通过在输入逻辑电路中设计同一... 为了满足等效系统门数为亿门级现场可编程门阵列(FPGA)的高速率、多功能数据传输需求,设计了一种用于高性能FPGA的多功能输入输出(I/O)电路,工作电压为0.95 V,单个I/O电路的最高数据传输速率为2 Gbit/s。通过在输入逻辑电路中设计同一边沿流水技术的双倍数据速率(DDR)电路,可以使数据不仅能在相同的时钟沿输出,而且能在同一个时钟周期输出。通过分级采样结合时钟分频和偏移技术,仅需4个时钟周期即可完成8∶1数据的转换。另外,该I/O电路还可以对数据输入输出的延时进行调节,采用粗调和细调相结合的方式,共提供512个延时抽头,并且延时的分辨率达到4 ps。仿真和实测结果表明,该多功能I/O电路能为高性能FPGA提供灵活、多协议的高速数据传输功能。 展开更多
关键词 现场可编程门阵列(fpga) 输入输出(I/O)电路 多电平标准 双倍数据速率(DDR) 串并转换器(SerDes)
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基于FPGA的电能表通信可靠性测试系统
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作者 徐长煌 《通信电源技术》 2025年第1期77-79,共3页
在电网运行过程中,确保电能表数据通信的高度可靠性,对保障电表计量的精准性和电网的稳定运行至关重要。文章设计并实现了基于现场可编程门阵列(Field Programmable Gate Array,FPGA)的电能表通信可靠性测试系统,通过模拟仿真内部集成电... 在电网运行过程中,确保电能表数据通信的高度可靠性,对保障电表计量的精准性和电网的稳定运行至关重要。文章设计并实现了基于现场可编程门阵列(Field Programmable Gate Array,FPGA)的电能表通信可靠性测试系统,通过模拟仿真内部集成电路(Inter-Integrated Circuit,I2C)接口,代替真实的I2C接口模块与电能表微控制单元(Micro Controller Unit,MCU)相连。上位机生成并发送测试指令,FPGA芯片承担指令传递的任务,并把电能表MCU返回的数据传送回上位机进行分析处理。该方法解决了电能表通信可靠性测试领域中I2C接口在故障注入、通信帧监听以及多设备连接测试方面灵活性不足等问题。 展开更多
关键词 内部集成电路(I2C)接口 电能表 现场可编程门阵列(fpga)
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基于FPGA的PMLSM三矢量模型预测电流控制IP核设计及硬件在环验证
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作者 谭会生 卿翔 肖鑫凯 《半导体技术》 CAS 北大核心 2024年第11期988-997,共10页
为了提升永磁直线同步电机(PMLSM)电流控制的稳态性能和执行速度,同时降低资源消耗,基于现场可编程门阵列(FPGA)设计了一个三矢量模型预测电流控制(TV-MPCC)知识产权(IP)核,并利用FPGA在环可视化验证方法,建立了一个PMLSM的TV-MPCC IP... 为了提升永磁直线同步电机(PMLSM)电流控制的稳态性能和执行速度,同时降低资源消耗,基于现场可编程门阵列(FPGA)设计了一个三矢量模型预测电流控制(TV-MPCC)知识产权(IP)核,并利用FPGA在环可视化验证方法,建立了一个PMLSM的TV-MPCC IP核验证系统。通过Simulink对TV-MPCC策略进行算法级仿真,并优化了基本电压矢量的作用顺序;采用并行与资源共享硬件优化技术设计并封装了一个TV-MPCC IP核,并对其进行了功能仿真;将设计部署在FPGA芯片XC7Z020CLG400-2上,利用FPGA在环可视化验证平台进行实验研究。结果表明,TV-MPCC策略下d、q轴电流跟踪误差和电流脉动均降低90%以上;FPGA工作在100 MHz下,实现一次算法的时间为0.62μs,仅为软件PyCharm执行时间的0.414%。 展开更多
关键词 永磁直线同步电机(PMLSM) 三矢量模型预测电流控制(TV-MPCC) 现场可编程门阵列(fpga) 电流跟踪误差 电流脉动
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FPGA-Based Efficient Programmable Polyphase FIR Filter 被引量:3
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作者 陈禾 熊承欢 +1 位作者 仲顺安 王华 《Journal of Beijing Institute of Technology》 EI CAS 2005年第1期4-8,共5页
The modelling, design and implementation of a high-speed programmable polyphase finite impulse response (FIR) filter with field programmable gate array (FPGA) technology are described. This FIR filter can run automati... The modelling, design and implementation of a high-speed programmable polyphase finite impulse response (FIR) filter with field programmable gate array (FPGA) technology are described. This FIR filter can run automatically according to the programmable configuration word including symmetry/asymmetry, odd/even taps, from 32 taps up to 256 taps. The filter with 12 bit signal and 12 bit coefficient word-length has been realized on a Xilinx VirtexⅡ-v1500 device and operates at the maximum sampling frequency of (160 MHz.) 展开更多
关键词 finite impulse response (FIR) filter POLYPHASE field programmable gate array (fpga)
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Machine learning algorithm partially reconfigured on FPGA for an image edge detection system 被引量:1
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作者 Gracieth Cavalcanti Batista Johnny Oberg +3 位作者 Osamu Saotome Haroldo F.de Campos Velho Elcio Hideiti Shiguemori Ingemar Soderquist 《Journal of Electronic Science and Technology》 EI CAS CSCD 2024年第2期48-68,共21页
Unmanned aerial vehicles(UAVs)have been widely used in military,medical,wireless communications,aerial surveillance,etc.One key topic involving UAVs is pose estimation in autonomous navigation.A standard procedure for... Unmanned aerial vehicles(UAVs)have been widely used in military,medical,wireless communications,aerial surveillance,etc.One key topic involving UAVs is pose estimation in autonomous navigation.A standard procedure for this process is to combine inertial navigation system sensor information with the global navigation satellite system(GNSS)signal.However,some factors can interfere with the GNSS signal,such as ionospheric scintillation,jamming,or spoofing.One alternative method to avoid using the GNSS signal is to apply an image processing approach by matching UAV images with georeferenced images.But a high effort is required for image edge extraction.Here a support vector regression(SVR)model is proposed to reduce this computational load and processing time.The dynamic partial reconfiguration(DPR)of part of the SVR datapath is implemented to accelerate the process,reduce the area,and analyze its granularity by increasing the grain size of the reconfigurable region.Results show that the implementation in hardware is 68 times faster than that in software.This architecture with DPR also facilitates the low power consumption of 4 mW,leading to a reduction of 57%than that without DPR.This is also the lowest power consumption in current machine learning hardware implementations.Besides,the circuitry area is 41 times smaller.SVR with Gaussian kernel shows a success rate of 99.18%and minimum square error of 0.0146 for testing with the planning trajectory.This system is useful for adaptive applications where the user/designer can modify/reconfigure the hardware layout during its application,thus contributing to lower power consumption,smaller hardware area,and shorter execution time. 展开更多
关键词 Dynamic partial reconfiguration(DPR) field programmable gate array(fpga)implementation Image edge detection Support vector regression(SVR) Unmanned aerial vehicle(UAV) pose estimation
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基于FPGA的卷积神经网络和视觉Transformer通用加速器
7
作者 李天阳 张帆 +2 位作者 王松 曹伟 陈立 《电子与信息学报》 EI CAS CSCD 北大核心 2024年第6期2663-2672,共10页
针对计算机视觉领域中基于现场可编程逻辑门阵列(FPGA)的传统卷积神经网(CNN)络加速器不适配视觉Transformer网络的问题,该文提出一种面向卷积神经网络和Transformer的通用FPGA加速器。首先,根据卷积和注意力机制的计算特征,提出一种面... 针对计算机视觉领域中基于现场可编程逻辑门阵列(FPGA)的传统卷积神经网(CNN)络加速器不适配视觉Transformer网络的问题,该文提出一种面向卷积神经网络和Transformer的通用FPGA加速器。首先,根据卷积和注意力机制的计算特征,提出一种面向FPGA的通用计算映射方法;其次,提出一种非线性与归一化加速单元,为计算机视觉神经网络模型中的多种非线性和归一化操作提供加速支持;然后,在Xilinx XCVU37P FPGA上实现了加速器设计。实验结果表明,所提出的非线性与归一化加速单元在提高吞吐量的同时仅造成很小的精度损失,ResNet-50和ViT-B/16在所提FPGA加速器上的性能分别达到了589.94 GOPS和564.76 GOPS。与GPU实现相比,能效比分别提高了5.19倍和7.17倍;与其他基于FPGA的大规模加速器设计相比,能效比有明显提高,同时计算效率较对比FPGA加速器提高了8.02%~177.53%。 展开更多
关键词 计算机视觉 卷积神经网络 TRANSFORMER fpga 硬件加速器
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一种FPGA⁃TDC防气泡误差编码器设计
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作者 陆江镕 李文昌 +2 位作者 刘剑 张天一 王彦虎 《半导体技术》 CAS 北大核心 2024年第5期471-475,482,共6页
在设计基于现场可编程门阵列(FPGA)的时间数字转换器(TDC)时,时钟偏斜等因素产生的气泡误差会造成抽头延迟链(TDL)中的延迟单元失效,导致TDC的分辨率变差。提出了一种防气泡误差编码器,通过统计抽头延迟链中发生变化的抽头个数,该编码... 在设计基于现场可编程门阵列(FPGA)的时间数字转换器(TDC)时,时钟偏斜等因素产生的气泡误差会造成抽头延迟链(TDL)中的延迟单元失效,导致TDC的分辨率变差。提出了一种防气泡误差编码器,通过统计抽头延迟链中发生变化的抽头个数,该编码器使抽头延迟链跳变顺序按照时间顺序映射,从而消除气泡误差的影响。利用Xilinx Virtex UltraScale+FPGA对该防气泡误差编码器的有效性进行验证,使用该编码器后,基于双端采样法的抽头延迟链TDC分辨率由3.18 ps提升至1.76 ps。实验结果表明,所提出的防气泡误差编码器能够解决气泡误差导致的延迟单元失效的问题,避免分辨率的损失。 展开更多
关键词 时间数字转换器(TDC) 现场可编程门阵列(fpga) 气泡误差 编码器 抽头延迟链(TDL)
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基于FPGA目标跟踪检测的二维角度估计方法
9
作者 兰初军 宋志勇 +2 位作者 张永强 徐勇 刘宇 《现代雷达》 CSCD 北大核心 2024年第11期1-7,共7页
针对雷达导引头在低信噪比下角度估计精度不高、收敛时间过长等问题,提出一种基于现场可编程门阵列(FPGA)目标跟踪检测的二维角度估计算法。该算法采用和差差多通道联合滤波,在检测的同时将目标的角度信息集成于伯努利滤波器的状态向量... 针对雷达导引头在低信噪比下角度估计精度不高、收敛时间过长等问题,提出一种基于现场可编程门阵列(FPGA)目标跟踪检测的二维角度估计算法。该算法采用和差差多通道联合滤波,在检测的同时将目标的角度信息集成于伯努利滤波器的状态向量进行递归估计。为了缩短角度估计处理时间,采用FPGA流水化设计,并对影响角度估计精度的计算节点,采用“浮点数+定点数”和拆分指数分别计算,以提高角度估计精度。通过仿真与测试实验,与检测后跟踪的传统算法相比,所提算法取得了较好的角度估计性能;此外,该算法单帧处理时间达到了微秒级,角度估计收敛时间短,极大地提高了目标跟踪检测的实时性。 展开更多
关键词 跟踪检测 粒子滤波 现场可编程门阵列 伯努利滤波器 角度估计
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X-Debugger:基于FPGA的扫描调试器设计及实现
10
作者 李小波 唐志敏 《高技术通讯》 CAS 北大核心 2024年第8期824-831,共8页
针对芯片硅后调试面临内部信号可观测性差、可控制性弱、内部状态不易恢复重建等问题,本文设计和实现了一款基于现场可编程门阵列(FPGA)的快速扫描调试器XDebugger。该调试器复用传统可测试设计(DFT)扫描链路逻辑,在芯片的设计阶段插入... 针对芯片硅后调试面临内部信号可观测性差、可控制性弱、内部状态不易恢复重建等问题,本文设计和实现了一款基于现场可编程门阵列(FPGA)的快速扫描调试器XDebugger。该调试器复用传统可测试设计(DFT)扫描链路逻辑,在芯片的设计阶段插入基于功能模块前导码的扫描控制电路,实现了芯片内部各数字逻辑模块信号100%可见;通过基于FPGA的扫描调试器X-Debugger可以快速完成芯片内部寄存器状态获取和修改,并结合硬件加速器可以完成芯片内部逻辑状态的快速重建,从而形成硅后调试闭环。在某处理器芯片硅后调试实践中的结果表明,对于小于100万触发器的功能模块可以在1 s内完成内部状态获取、修改和重建,全芯片通过X-Debugger内部信号获取和重建小于1 min,极大提高了该处理器芯片的硅后调试效率。 展开更多
关键词 硅后调试 现场可编程门阵列(fpga) 扫描链 寄存器回读 状态重建
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IGBT器件级物理模型的FPGA设计与实现及在环验证
11
作者 张驾祥 谭会生 《半导体技术》 CAS 北大核心 2024年第4期330-340,共11页
基于硬件在环(HIL)仿真,研究了绝缘栅双极型晶体管(IGBT)器件级Hefner物理模型及其求解算法与优化方法,在现场可编程门阵列(FPGA)上设计并实现了Hefner优化模型,并基于PYNQ框架对其进行了在环验证。首先,分析并仿真了Hefner物理模型与... 基于硬件在环(HIL)仿真,研究了绝缘栅双极型晶体管(IGBT)器件级Hefner物理模型及其求解算法与优化方法,在现场可编程门阵列(FPGA)上设计并实现了Hefner优化模型,并基于PYNQ框架对其进行了在环验证。首先,分析并仿真了Hefner物理模型与其求解算法,提出并训练了一个前馈神经网络用以拟合模型中的一组非线性函数;接着,在FPGA上设计并验证了Hefner优化模型IP核,并使用基于PYNQ框架的FPGA在环验证方法对其进行了板级验证;最后,用IKW50N60H3和FGA25N120两种型号的IGBT器件对IP核进行了实例验证。结果表明,Hefner优化模型能准确地反映IGBT的开关瞬态特性;在Zynq 7020芯片的处理器系统(PS)端运行PYNQ框架,可编程逻辑(PL)端时钟频率为100 MHz时,实现60 000个时间步长的时间为212 s,是软件运行同样次数所用时间(341 s)的62%,FPGA加速明显。 展开更多
关键词 绝缘栅双极型晶体管(IGBT) Hefner物理模型 神经网络拟合 现场可编程门阵列(fpga) 在环验证
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改进的八波束比幅测向系统校正方法及FPGA实现
12
作者 利才锟 晋良念 蒙淑娇 《现代防御技术》 北大核心 2024年第6期97-104,共8页
针对传统八波束比幅测向系统校正工作量巨大以及系统实时性要求高的问题,提出每个角度区间仅利用5个角度点来实现对系统进行校正的方法,并根据测向系统的实时性要求使用现场可编程逻辑门阵列(FPGA)器件去完成。对测向链路进行分解,将整... 针对传统八波束比幅测向系统校正工作量巨大以及系统实时性要求高的问题,提出每个角度区间仅利用5个角度点来实现对系统进行校正的方法,并根据测向系统的实时性要求使用现场可编程逻辑门阵列(FPGA)器件去完成。对测向链路进行分解,将整个测向系统分成内部和外部,并在内部通道引入系统校正源,实现了对测向通道的动态校正,减少了系统误差且提高了系统的可维护性。外场测试表明,采取上述校正方法可以减少测试工作量且最终的系统测向精度达到工程应用的要求,全频段测向均方根误差为2.01°,使用FPGA器件可以达到实时性的要求。 展开更多
关键词 雷达信号 八波束比幅测向 校正方法 测向精度 系统实时性 可编程逻辑门阵列
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基于FPGA的中波广播发射台自动化播控系统设计 被引量:1
13
作者 邓敦玮 《电声技术》 2024年第6期25-27,共3页
为提高中波广播发射台播控系统的自动化水平,引入现场可编程门阵列(Field Programmable Gate Array,FPGA)技术,提出一种新的系统软硬件设计方案。实验结果表明,该方案可有效提高播控效率,为中波广播发射台实现自动化提供可行的技术路径。
关键词 现场可编程门阵列(fpga) 中波广播发射台 播控系统
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基于FPGA与ARM Cortex-M0的可重构MCU设计
14
作者 张祥龙 王丽杰 《吉林大学学报(信息科学版)》 2024年第6期1183-1190,共8页
由于MCU(Microcontroller Unit)编程语言主要为C语言,以软逻辑实现,并通过顺序执行指令实现特定功能,因此存在低速的缺点。为得到高速同时仍然保留MCU优势的系统,研究了基于FPGA(Field-Programmable Gate Array)与ARM(Advanced RISC Mac... 由于MCU(Microcontroller Unit)编程语言主要为C语言,以软逻辑实现,并通过顺序执行指令实现特定功能,因此存在低速的缺点。为得到高速同时仍然保留MCU优势的系统,研究了基于FPGA(Field-Programmable Gate Array)与ARM(Advanced RISC Machines)Cortex-M0的可重构MCU设计。针对ARM Cortex-M0内核以及AMBA(Advanced Microcontroller Bus Architecture)总线系统进行分析,设计MCU系统整体所需的每个单元,根据每个模块的特性设计其Verilog代码,并进行仿真验证。探究了基于FPGA平台设计特殊的外设,验证硬件算法等,并以定时器中断系统为例,结合软件和硬件,对整个MCU系统进行综合仿真,分析实际运行中ARM Cortex-M0内核的工作状态,总线系统对每个模块间数据的通讯与调度,验证FPGA平台开发MCU的可行性与高效性。结果表明,MCU基于重构平台设计,可实现外设功能根据需求的定制化,相比传统MCU具有更高的灵活度。 展开更多
关键词 单片机 现场可编程逻辑门阵列 高级微控制器总线架构 逻辑综合
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Curve25519点乘算法的高效FPGA实现
15
作者 胡越 肖昊 +1 位作者 赵延睿 刘笑帆 《合肥工业大学学报(自然科学版)》 CAS 北大核心 2024年第11期1493-1497,1504,共6页
为了提高X25519密钥交换算法的运算效率,文章基于现场可编程门阵列(field programmable gate array,FPGA)提出一种高效的曲线Curve25519的点乘设计方案。首先在底层的有限域计算上,针对模约减计算次数多的问题,提出一种基于冗余数的模... 为了提高X25519密钥交换算法的运算效率,文章基于现场可编程门阵列(field programmable gate array,FPGA)提出一种高效的曲线Curve25519的点乘设计方案。首先在底层的有限域计算上,针对模约减计算次数多的问题,提出一种基于冗余数的模运算单元,减少了约减次数;同时,所提出的结构可以减少点乘中常系数乘法的运算周期,从而优化了点乘运算通路,提高了并行度,最终减少了运算时间。该文在Xilinx XC7Z020 FPGA上实现了该点乘设计方案,完成一次点乘需要125μs。研究结果表明,与现有的设计相比,所提出的方案具有较低的面积时间积,达到了面积和性能的平衡。 展开更多
关键词 现场可编程门阵列(fpga) 椭圆曲线 曲线Curve25519 点乘 模乘
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基于NTT的高效多项式乘法器设计及其FPGA实现
16
作者 刘笑帆 肖昊 +1 位作者 赵延睿 胡越 《合肥工业大学学报(自然科学版)》 CAS 北大核心 2024年第11期1498-1504,共7页
基于快速数论变换(number theoretic transform,NTT)的多项式乘法运算是后量子密码(post-quantum cryptography,PQC)的重要组件,提高多项式乘法器的运算速度至关重要。文章基于现场可编程门阵列(field programmable gate array,FPGA)提... 基于快速数论变换(number theoretic transform,NTT)的多项式乘法运算是后量子密码(post-quantum cryptography,PQC)的重要组件,提高多项式乘法器的运算速度至关重要。文章基于现场可编程门阵列(field programmable gate array,FPGA)提出一种输入位宽为14位、长度为1024的高效多项式乘法器硬件加速方案,设计一种无冗余可重用的蝶形运算单元电路。通过提高部分运算的并行度,实现模乘器接近100%的利用率,降低整个多项式乘法运算的迭代周期,提高整体运算速度。该乘法器最终被部署在Xilinx Artix-7 FPGA开发板上,实验结果表明,电路的最高工作频率为238 MHz,多项式乘法运算的总体用时为35.59μs,对比现有的硬件设计,该文提出的电路运算效率提高36.9%。 展开更多
关键词 后量子密码(PQC) 多项式乘法器 快速数论变换(NTT) 模乘 现场可编程门阵列(fpga)
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用于ICP的近似KD-Tree搜索加速器设计及FPGA实现
17
作者 郑凯磊 陈强 肖昊 《合肥工业大学学报(自然科学版)》 CAS 北大核心 2024年第12期1648-1654,共7页
为了加速迭代最近点(iterative closest point,ICP)算法中k近邻(k-nearest neighbor,KNN)搜索过程,文章根据近似K维树(K-dimensional tree,KD-Tree)数据结构,基于现场可编程门阵列(field programmable gate array,FPGA)提出一种高性能的... 为了加速迭代最近点(iterative closest point,ICP)算法中k近邻(k-nearest neighbor,KNN)搜索过程,文章根据近似K维树(K-dimensional tree,KD-Tree)数据结构,基于现场可编程门阵列(field programmable gate array,FPGA)提出一种高性能的KNN搜索加速器;分析近似KD-Tree数据结构的可行性,结果表明该数据结构能够满足ICP算法精度要求,并提高计算的并行度和性能;为了解决近似KD-Tree建树过程耗费时间长的问题,设计基于分治归并排序的具有反馈数据通路的树构建计算模块,该模块可在8.95 ms内计算出256个空间的树节点并完成树构建;为了优化点云暴力搜索过程,设计一种高吞吐率的点云搜索模块,可以在0.49 ms内完成近30000个点的最近点搜索。研究结果表明,与相关的设计相比,该文提出的硬件加速方法可以有效降低KNN搜索时间复杂度,提高算法性能。 展开更多
关键词 K维树(KD-Tree) 迭代最近点(ICP)算法 三维重建 硬件加速 现场可编程门阵列(fpga)
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GJB 5000B在FPGA工程中的应用分析
18
作者 张鹏 《船舶标准化工程师》 2024年第1期25-28,共4页
为引入软件工程化管理办法对设计开发实践实施管理,结合GJB 5000B体系要求,对现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的设计开发流程和GJB 5000B的工程实践要求进行梳理、比对和分析,并提出一套FPGA开发管理在GJB 50... 为引入软件工程化管理办法对设计开发实践实施管理,结合GJB 5000B体系要求,对现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的设计开发流程和GJB 5000B的工程实践要求进行梳理、比对和分析,并提出一套FPGA开发管理在GJB 5000B推进实践中的实施办法。研究成果可为GJB 5000B在FPGA工程中的应用提供一定参考。 展开更多
关键词 GJB 5000B 现场可编程逻辑门阵列(field programmable gate array fpga) 项目管理 软件工程化
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基于FPGA的数字视频图像增强系统设计
19
作者 杨雅芳 《电视技术》 2024年第10期221-224,共4页
为提升视频图像质量和处理速度,聚焦基于现场可编程门阵列(Field Programmable Gate Array,FPGA)技术的数字视频图像增强系统设计。首先,介绍FPGA应用特点。其次,在完成系统总体设计的基础上,分别设计用户登录、图像传感器、视频图形阵... 为提升视频图像质量和处理速度,聚焦基于现场可编程门阵列(Field Programmable Gate Array,FPGA)技术的数字视频图像增强系统设计。首先,介绍FPGA应用特点。其次,在完成系统总体设计的基础上,分别设计用户登录、图像传感器、视频图形阵列(Video Graphics Array,VGA)显示、同步动态随机存储器(Synchronous Dynamic Random Access Memory,SDRAM)缓存及图像增强5个模块。最后,对系统进行测试。测试结果表明,该系统展现出功能稳定、吞吐量高、响应时间快、安全性高及用户体验良好等特点,符合预期设计标准和要求。该研究旨在为后续类似系统设计提供理论基础和实践参考。 展开更多
关键词 现场可编程门阵列(fpga) 数字视频 图像增强技术
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基于FPGA的图像传感器驱动控制与协议解析
20
作者 林立芃 《电视技术》 2024年第4期7-13,36,共8页
在当前图像采集领域高分辨率、高帧率的要求下,移动产业处理器接口(Mobile Industry Processor Interface,MIPI)协议成为主流的高速图像数据传输协议。基于MIPI协议,采用IMX214图像传感器,通过自主设计图像数据采集板,满足4通道高速差... 在当前图像采集领域高分辨率、高帧率的要求下,移动产业处理器接口(Mobile Industry Processor Interface,MIPI)协议成为主流的高速图像数据传输协议。基于MIPI协议,采用IMX214图像传感器,通过自主设计图像数据采集板,满足4通道高速差分信号传输,提出一种高速图像传感器数据采集电路的设计方案。使用现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)对图像传感器进行驱动控制与协议解析。测试结果表明,所设计的Verilog代码能够正确配置图像传感器的寄存器,并完成工作模式切换、字节串并转换、包头解析与格式转换等步骤,最终获得原始图像数据。 展开更多
关键词 图像采集 移动产业处理器接口(MIPI) 高速差分信号 现场可编程逻辑门阵列(fpga)
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