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基于警示传播与DPLL算法的启发式极性决策算法 被引量：3
1
作者 秦永彬 许道云 王晓峰 《计算机科学》 CSCD 北大核心 2010年第12期178-181,185,共5页
警示传播(WP)算法是信息传播算法的重要基础,WP算法的本质是因子图上警示信息的迭代过程,在算法收敛时得到一组稳定的警示信息,并利用局部腔域得到公式变元的部分赋值。分析了警示传播算法的基本原理,给出了算法的改进。RB实例集上的实... 警示传播(WP)算法是信息传播算法的重要基础,WP算法的本质是因子图上警示信息的迭代过程,在算法收敛时得到一组稳定的警示信息,并利用局部腔域得到公式变元的部分赋值。分析了警示传播算法的基本原理,给出了算法的改进。RB实例集上的实验证明,改进后的算法比原算法具有迭代次数和运行时间,提高了收敛速度。然而,在RB模型产生的大部分实例集上,警示传播算法不收敛,因而不能有效求解公式。警示传播算法与DPLL算法的组合使用使回溯计算次数大大降低,从而有效地弥补了WP算法的不足。通过在RB实例集上的测试实验表明,该方法是有效的。 展开更多
关键词 信息传递 警示传播算法 收敛性 dpll算法
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利用细胞膜演算描述带子句学习的DPLL算法 被引量：1
2
作者 李壮 刘磊 +1 位作者 吕帅 任俊绮 《哈尔滨工程大学学报》 EI CAS CSCD 北大核心 2019年第4期799-804,共6页
为了达到推理算法形式化描述的目的,本文采用细胞膜演算的形式化方法描述带子句学习的DPLL算法。分别定义了部分赋值、变元反转、回溯、回跳最大层、细胞膜溶解等反应规则,给出了DPLL的一般过程和冲突分析过程的描述。通过一个算例的求... 为了达到推理算法形式化描述的目的,本文采用细胞膜演算的形式化方法描述带子句学习的DPLL算法。分别定义了部分赋值、变元反转、回溯、回跳最大层、细胞膜溶解等反应规则,给出了DPLL的一般过程和冲突分析过程的描述。通过一个算例的求解过程验证了该形式化描述方法的可行性。依赖细胞膜演算可以更直观、简洁地展现推理算法的推理过程,同时展示了膜演算的描述能力和处理能力。 展开更多
关键词 人工智能 问题求解 形式化方法 自动推理 dpll 子句学习 演算 细胞膜演算
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带文字改名策略的DPLL算法 被引量：4
3
作者 许道云 刘长云 《计算机科学与探索》 CSCD 2007年第1期116-125,共10页
限制在不可满足公式的不可满足性的证明,给出了一个改进的DPLL算法—RSMLS。新的算法带有一条对称规则(文字改名规则)和三条简化规则((1,*)-消解、子公式、重复规则)。作为一个应用实例,将RSMLS算法应用于鸽巢公式P_(n-1)~n的不可满足... 限制在不可满足公式的不可满足性的证明,给出了一个改进的DPLL算法—RSMLS。新的算法带有一条对称规则(文字改名规则)和三条简化规则((1,*)-消解、子公式、重复规则)。作为一个应用实例,将RSMLS算法应用于鸽巢公式P_(n-1)~n的不可满足性证明。证明了:关于RSMLS算法,公式P_(n-1)~n有一棵反驳证明树至多带有O(n^3)个结点。 展开更多
关键词 文字 策略 不可满足性 证明 算法 简化规则 不可满足公式 应用 鸽巢公式 对称规则 结点
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高信噪比的VFC/DPLL数据采集装置 被引量：1
4
作者 袁真 《电子测量技术》 2001年第1期46-48,共3页
文中介绍了由VFC芯片鉴频,鉴相器(PFD)组成的数字锁相环路(DPLL)抑制噪声的原理和有关参数的选择和计算;讨论了由DPLL和微处理机结合组成的数据采集系统,信噪比改善的可能性。
关键词 数字锁相环境 电压频率转换 单片机 数据采集装置 信噪比
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基于TSDPLL的时钟漂移补偿算法容错研究
5
作者 全渝娟 刘桂雄 +1 位作者 罗三川 刘波 《计算机应用研究》 CSCD 北大核心 2009年第11期4237-4239,4247,共4页
提出集成TSDPLL对系统节点本地时钟计时频率漂移进行有效补偿的时钟同步方法,大大提高了应用网络时间同步技术(如NTP、PTP等)的同步精度。为确保TSDPLL能在网络出现拥塞的情况下仍然正常工作,通过分析收敛函数基本特征,提出基于收敛函... 提出集成TSDPLL对系统节点本地时钟计时频率漂移进行有效补偿的时钟同步方法,大大提高了应用网络时间同步技术(如NTP、PTP等)的同步精度。为确保TSDPLL能在网络出现拥塞的情况下仍然正常工作,通过分析收敛函数基本特征,提出基于收敛函数的容错方案。仿真实验结果表明,该方案算法简单、容错效果明显,是基于DPLL时钟漂移补偿算法不可或缺的关键组成部分。 展开更多
关键词 时钟同步 漂移补偿 数字锁相环 时间戳
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基于FPGA的提取位同步时钟DPLL设计 被引量：7
6
作者 叶怀胜 谭南林 +1 位作者 苏树强 李国正 《现代电子技术》 2009年第23期43-46,共4页
提出一种基于FPGA的用于提取位同步时钟的片内全数字锁相环电路设计方案。该方案具有同步速度快,结构简洁,失锁后自我调节性能好,即使码元消失或是码元相位出现抖动时,提取的同步时钟也不会有较大变化,仍可以稳定输出。此外,该方案可以... 提出一种基于FPGA的用于提取位同步时钟的片内全数字锁相环电路设计方案。该方案具有同步速度快,结构简洁,失锁后自我调节性能好,即使码元消失或是码元相位出现抖动时,提取的同步时钟也不会有较大变化,仍可以稳定输出。此外,该方案可以稳定地从曼彻斯特码中提取出位时钟,指导编解码器可靠工作。采用Verilog HDL语言描述电路,给出了仿真结果,并对其稳定性和稳态误差进行了理论分析,以实际测验验证了仿真的正确性。 展开更多
关键词 全数字锁相环 曼彻斯特码 VERILOG硬件描述语言 位同步
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一种基于DPLL的突发QPSK快速同步方案 被引量：2
7
作者 张泽彪 李式巨 《无线电通信技术》 2003年第5期39-41,共3页
提出了一种新的适用于突发摸式的QPSK全数字快速同步方案,该方案采用DPLL结构实现。重点介绍了载波恢复和位时钟恢复环路的原理和算法,并进行了仿真。仿真结果证实了算法的可行性,同前馈估计的方案相比,由于算法简单,因而更易于硬件实现。
关键词 dpll 突发模式 QPSK 载波恢复 位时钟恢复环路 全数字接收机 移动通信
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基于FPGA的DDS+DPLL跳频信号源设计
8
作者 杨红 李海 隆行 《现代电子技术》 2011年第15期101-104,共4页
针对跳频通信系统有固有噪声的特点,结合DDS+DPLL高分辨率、高频率捷变速度的优点,并采用Altera公司的Quartus-Ⅱ_10.1软件进行设计综合,提出了一种新型的跳频信号源。结果表明,该设计中DPLL时钟可达到120MHz,性能较高,而仅使用了30个LU... 针对跳频通信系统有固有噪声的特点,结合DDS+DPLL高分辨率、高频率捷变速度的优点,并采用Altera公司的Quartus-Ⅱ_10.1软件进行设计综合,提出了一种新型的跳频信号源。结果表明,该设计中DPLL时钟可达到120MHz,性能较高,而仅使用了30个LUT和18个触发器,占用资源很少。 展开更多
关键词 数字鉴相器 滤波器 数控振荡器 dpll
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带残余频偏的软扩频信号伪码序列盲估计
9
作者 张天骐 张慧芝 +1 位作者 罗庆予 方蓉 《系统工程与电子技术》 EI CSCD 北大核心 2024年第10期3586-3593,共8页
针对带残余频偏的软扩频信号伪码序列盲估计难的问题,提出一种奇异值分解(singular value decomposition,SVD)结合全数字锁相环(digital phase locked loop,DPLL)的方法。所提方法首先对待处理信号通过不重叠分段生成数据矩阵,每段信号... 针对带残余频偏的软扩频信号伪码序列盲估计难的问题,提出一种奇异值分解(singular value decomposition,SVD)结合全数字锁相环(digital phase locked loop,DPLL)的方法。所提方法首先对待处理信号通过不重叠分段生成数据矩阵,每段信号长度为一倍伪码周期;然后利用其自相关矩阵的右上角元素估计失步点进行同步,并且在重新计算自相关矩阵后根据较大特征值个数估计进制数;最后通过多次快速SVD算法结合DPLL最终实现伪码序列的盲估计。仿真结果显示,所提方法在低信噪比条件下可以有效估计出带残余频偏的软扩频信号的伪码序列,并且性能优于其他对比方法。 展开更多
关键词 软扩频信号 盲估计 残余频偏 奇异值分解 全数字锁相环
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可满足性模理论综述
10
作者 唐傲 王晓峰 何飞 《计算机工程与科学》 CSCD 北大核心 2024年第3期400-415,共16页
可满足性模理论(SMT)是指判定一阶逻辑公式在特定背景理论下的可满足性问题。基于一阶逻辑的SMT相比SAT描述能力更强、抽象能力更高,能处理更加复杂的问题。SMT求解器在各个领域都有应用,已经成为重要的形式化验证引擎。目前,SMT已被广... 可满足性模理论(SMT)是指判定一阶逻辑公式在特定背景理论下的可满足性问题。基于一阶逻辑的SMT相比SAT描述能力更强、抽象能力更高,能处理更加复杂的问题。SMT求解器在各个领域都有应用,已经成为重要的形式化验证引擎。目前,SMT已被广泛应用在人工智能、硬件RTL验证、自动化推理和软件工程等领域。根据近些年SMT的发展,首先阐述SMT基本知识和常见的背景理论;然后分析总结Eager方法、Lazy方法和DPLL(T)方法的实现流程,并进一步介绍主流求解器Z3、CVC5和MathSAT5的实现过程;接着介绍SMT的扩展问题#SMT、SMT应用在深度神经网络的SMTlayer方法和量子SMT求解器;最后对SMT的发展进行展望,并讨论其面临的挑战。 展开更多
关键词 一阶逻辑 可满足性模理论 Lazy方法 dpll(T) SMT求解器 #SMT
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C2E:一个高性能的EPCCL编译器 被引量：11
11
作者 刘大有 赖永 林海 《计算机学报》 EI CSCD 北大核心 2013年第6期1254-1260,共7页
提出一个新的基于DPLL的编译算法KCDP,从而成功地将EPCCL理论和SAT求解联系起来,使得目前很多应用在基于DPLL的SAT求解器中先进的技术都能被引入到EPCCL理论的编译中以提高编译效率;提出规约规则,并基于该规则,提出能在多项式时间内终止... 提出一个新的基于DPLL的编译算法KCDP,从而成功地将EPCCL理论和SAT求解联系起来,使得目前很多应用在基于DPLL的SAT求解器中先进的技术都能被引入到EPCCL理论的编译中以提高编译效率;提出规约规则,并基于该规则,提出能在多项式时间内终止的REDUCE算法对EPCCL理论进行规约;结合KCDP和REDUCE算法,实现了编译器C2E,并在随机问题和国际通用的测试用例上测试了C2E的编译效率和编译质量,实验结果表明,无论从编译效率还是编译质量来说,C2E都是一个高性能的EPCCL编译器. 展开更多
关键词 知识编译 EPCCL理论 dpll程序 规约规则
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SMT求解技术简述 被引量：13
12
作者 金继伟 马菲菲 张健 《计算机科学与探索》 CSCD 北大核心 2015年第7期769-780,共12页
SMT问题是在特定理论下判定一阶逻辑公式可满足性问题。它在很多领域,尤其是形式验证、程序分析、软件测试等领域,都有重要的应用。介绍了SMT问题的基本概念、相关定义以及目前的主流理论。近年来出现了很多提高SMT求解效率的技术,着重... SMT问题是在特定理论下判定一阶逻辑公式可满足性问题。它在很多领域,尤其是形式验证、程序分析、软件测试等领域,都有重要的应用。介绍了SMT问题的基本概念、相关定义以及目前的主流理论。近年来出现了很多提高SMT求解效率的技术,着重介绍并分析了这些技术,包括积极类算法、惰性算法及其优化技术等。介绍了目前的主流求解器和它们各自的特点,包括Z3、Yices、CVC3/CVC4等。对SMT求解技术的前景进行了展望,量词的处理、优化问题和解空间大小的计算等尤其值得关注。 展开更多
关键词 可满足性模理论(SMT) dpll(T) 求解器
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电子式电流互感器暂态传变延时测试技术研究 被引量：11
13
作者 赵勇 孔圣立 +4 位作者 罗强 石光 周鹏 杨海晶 李雷 《电力系统保护与控制》 EI CSCD 北大核心 2014年第17期125-130,共6页
从继电保护应用的角度关注了电子式电流互感器暂态下的传变延时问题,阐述了暂态延时与稳态延时的差异性以及在工程中测试的必要性。提出了一种基于高精度高带宽模拟采样和数字量接收精确时标标定的测试方案,采用数字相位锁定器(DPLL)消... 从继电保护应用的角度关注了电子式电流互感器暂态下的传变延时问题,阐述了暂态延时与稳态延时的差异性以及在工程中测试的必要性。提出了一种基于高精度高带宽模拟采样和数字量接收精确时标标定的测试方案,采用数字相位锁定器(DPLL)消除数字量时序抖动,利用突变量检测确定初始时刻,再结合相位提取进行时差补偿修正,很好地消除了测试中的各个误差因素。通过开发的测试系统在工程中的应用,证明了所提方案的可行性。 展开更多
关键词 电子式电流互感器 暂态传变延时 突变量检测 相位补偿修正
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内嵌数字锁相环的自适应空时联合均衡器在水下高速数字通信中的应用研究 被引量：6
14
作者 刘云涛 杨莘元 《哈尔滨工程大学学报》 EI CAS CSCD 北大核心 2005年第5期658-662,共5页
为了克服水下信道严重的时变多途干扰和衰落对水下通信的影响,提高水下通信的作用距离和可靠性,在水下高速数字通信中对内嵌数字锁相环(digital phase-locked loop,DPLL)的自适应空时DFE(判决反馈均衡器)进行了研究和分析,给出了这种自... 为了克服水下信道严重的时变多途干扰和衰落对水下通信的影响,提高水下通信的作用距离和可靠性,在水下高速数字通信中对内嵌数字锁相环(digital phase-locked loop,DPLL)的自适应空时DFE(判决反馈均衡器)进行了研究和分析,给出了这种自适应空时判决反馈均衡器中各种算法和参数条件下的仿真结果.并给出了采用这种自适应空时判决反馈均衡器的水下通信系统的湖水试验结果,结果表明这种均衡器是可行和有效的. 展开更多
关键词 水下通信 空时DFE 自适应均衡 dpll
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求解极小SMT不可满足子式的宽度优先搜索算法 被引量：2
15
作者 张建民 沈胜宇 李思昆 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2009年第7期984-990,共7页
极小不可满足子式能够为可满足性模理论(SMT)公式的不可满足的原因提供精确的解释,帮助自动化工具迅速定位错误.针对极小SMT不可满足子式的求解问题,提出了SMT公式搜索树及其3类结点的概念,并给出了不可满足子式、极小不可满足子式与3... 极小不可满足子式能够为可满足性模理论(SMT)公式的不可满足的原因提供精确的解释,帮助自动化工具迅速定位错误.针对极小SMT不可满足子式的求解问题,提出了SMT公式搜索树及其3类结点的概念,并给出了不可满足子式、极小不可满足子式与3类结点之间的映射关系.基于这种映射关系,采用宽度优先的搜索策略提出了宽度优先搜索的极小SMT不可满足子式求解算法.基于业界公认的SMT Competition2007测试集进行实验的结果表明,该算法能够有效地求解极小不可满足子式. 展开更多
关键词 可满足性模理论 极小不可满足子式 dpll(T) 搜索树 宽度优先搜索
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Cordic算法在半球陀螺中的应用及实现 被引量：1
16
作者 韩世川 严隆辉 +3 位作者 蒋春桥 方针 江黎 方海斌 《压电与声光》 CAS CSCD 北大核心 2016年第6期934-937,共4页
半球谐振陀螺仪是一种新型长寿命、高可靠和高精度固体振动陀螺仪,其谐振频率会随环境温度的改变而变化,这种变化会对陀螺的控制精度产生不利影响。在介绍半球谐振陀螺基本控制原理的基础上,提出了一种基于Cordic算法的数字锁相环（DPLL... 半球谐振陀螺仪是一种新型长寿命、高可靠和高精度固体振动陀螺仪,其谐振频率会随环境温度的改变而变化,这种变化会对陀螺的控制精度产生不利影响。在介绍半球谐振陀螺基本控制原理的基础上,提出了一种基于Cordic算法的数字锁相环（DPLL）,并给出Cordic算法的原理及在现场可编程门阵列（FPGA）上的设计方法。通过Modelsim仿真软件给出了时序仿真结果,系统主时钟20 MHz,频率精度为0.004 6 Hz,相位精度为0.06°,7.2万门FPGA的资源利用率为65%。性能测试结果表明,在4.5~5kHz内,该低频数字锁相环实现了对半球陀螺频率、相位缓慢变化的精确跟踪功能。 展开更多
关键词 半球谐振陀螺仪 CORDIC算法 数字锁相环(dpll) 可编程门阵列(FPGA)
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一种新的基于DSP的高精度UPS锁相技术 被引量：15
17
作者 马学军 陈息坤 康勇 《电工电能新技术》 CSCD 北大核心 2005年第4期59-62,共4页
本文结合锁相环的原理针对全数字化控制的UPS系统,研究了利用DSP TMS320F240实现高精度锁相的数字锁相环的原理与实现方法。所给出的锁相方法中利用DSP的捕获中断和周期中断读取市电和逆变输出的相差,经PI调节器输出一个载波周期的补偿... 本文结合锁相环的原理针对全数字化控制的UPS系统,研究了利用DSP TMS320F240实现高精度锁相的数字锁相环的原理与实现方法。所给出的锁相方法中利用DSP的捕获中断和周期中断读取市电和逆变输出的相差,经PI调节器输出一个载波周期的补偿量,通过动态改变载波周期值实现逆变输出对市电的动态跟踪,理论上相差分辨率可高达0.72°。文中给出了硬件实现电路及程序流程图,建立了z域的线性化模型。为验证本锁相方法,研制了一台220V/50Hz/1.4KW的样机。仿真和实验结果验证了该方案的可行性。 展开更多
关键词 UPS 数字锁相环 高精度 中断
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基于新型全数字锁相环的同步倍频技术 被引量：9
18
作者 张志文 曾志兵 +3 位作者 罗隆福 王伟 郭斌 王承林 《电力自动化设备》 EI CSCD 北大核心 2010年第2期123-126,130,共5页
为了实时跟踪电网频率的变化,提高直流输电系统中换流器触发脉冲控制精度,提出了一种基于新型全数字锁相环的同步倍频技术。该新型数字锁相环在传统数字锁相环的基础上加入了自适应模值控制模块,大幅提高了锁相速度和精度。在此基础上,... 为了实时跟踪电网频率的变化,提高直流输电系统中换流器触发脉冲控制精度,提出了一种基于新型全数字锁相环的同步倍频技术。该新型数字锁相环在传统数字锁相环的基础上加入了自适应模值控制模块,大幅提高了锁相速度和精度。在此基础上,利用近似补偿方法设计出的同步倍频模块能在高精度要求下对电网频率同步任意倍频,给换流器触发控制系统提供精准的时钟基准,提高相位控制精度,削弱换流器产生的非特征谐波。利用现场可编程门阵列(FPGA)为载体,在QUARTUSⅡ软件环境下,设计出了基于全数字锁相环的同步倍频装置,并通过软件仿真和实验测试验证了该技术的正确性和优越性。 展开更多
关键词 全数字锁相环 同步数字倍频 脉冲发生器 直流输电 FPGA
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基于CPLD逆变器并联载波同步的分析与设计 被引量：2
19
作者 白雪飞 胡国文 《电源技术》 CAS CSCD 北大核心 2015年第3期581-582,590,共3页
采用数字控制的多台逆变器并联时,由于各自载波不同步会形成高频环流,严重影响系统的稳定性和增加损耗。给出了一种基于CPLD实现载波同步的方法,结合DPLL技术能够使从机在一个开关周期里跟踪主机同步信号,克服了传统载波同步方法效率低... 采用数字控制的多台逆变器并联时,由于各自载波不同步会形成高频环流,严重影响系统的稳定性和增加损耗。给出了一种基于CPLD实现载波同步的方法,结合DPLL技术能够使从机在一个开关周期里跟踪主机同步信号,克服了传统载波同步方法效率低、抗干扰性差等缺点。在两台50 k W逆变器并联实验平台上进行实验验证,结果表明该载波同步方法动态响应速度快、稳定性好。 展开更多
关键词 逆变器并联 载波同步 dpll CPLD 稳定性
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低相噪数字锁相间接频率合成器的研究 被引量：17
20
作者 方立军 徐光争 马骏 《现代雷达》 CSCD 北大核心 2000年第5期77-82,共6页
在较详细分析常规移频数字锁相频率合成器的基础上 ,提出了倍相反馈、双反馈及相噪相消三种以数字锁相为核心的低相噪间接频率合成器 ,并对此进行了较详细的理论分析和讨论。
关键词 数字锁相 倍相反馈 双反馈 相噪相消
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