针对动态电压/频率调整系统芯片中时钟同步问题,设计一个具有宽工作频率范围和固定锁定周期的快速锁定全数字逐次逼近延时锁定环,采用改进的可复位数字控制延时线方法,在减小面积和提高最高工作频率的同时,有效地解决传统全数字逐次逼...针对动态电压/频率调整系统芯片中时钟同步问题,设计一个具有宽工作频率范围和固定锁定周期的快速锁定全数字逐次逼近延时锁定环,采用改进的可复位数字控制延时线方法,在减小面积和提高最高工作频率的同时,有效地解决传统全数字逐次逼近延时锁定环的谐波锁定和零延时陷阱问题。整个延时锁定环采用TSMC-65 nm CM OS工艺标准单元库实现,仿真结果表明,在典型工艺角和25℃情况下,工作频率范围为250 M Hz^2 GHz,锁定时间为固定的18个输入时钟周期,当电源电压为1.2 V、输入时钟频率为2 GHz时,功耗为0.4 m W。展开更多
数字延迟锁定环(DLL)可以产生精确的延迟效果而基本不受工艺、电源和温度等影响,常用来生成稳定的延迟或多相位的时钟信号。该文利用D触发器实现鉴相,给出了一种简洁新颖的数字电路技术的延迟锁定环(DLL)的设计方法。模拟结果表明:该DL...数字延迟锁定环(DLL)可以产生精确的延迟效果而基本不受工艺、电源和温度等影响,常用来生成稳定的延迟或多相位的时钟信号。该文利用D触发器实现鉴相,给出了一种简洁新颖的数字电路技术的延迟锁定环(DLL)的设计方法。模拟结果表明:该DLL在工作频率范围内支持0°～360°相移,从复位到稳定的时间为2 688个参考时钟周期。在0.35μm SMIC digital CMOS工艺模型下,鉴相精度达到200ps,工作频率范围在23MHz～200MHz。该电路还具有可编程特性。展开更多
文摘针对动态电压/频率调整系统芯片中时钟同步问题,设计一个具有宽工作频率范围和固定锁定周期的快速锁定全数字逐次逼近延时锁定环,采用改进的可复位数字控制延时线方法,在减小面积和提高最高工作频率的同时,有效地解决传统全数字逐次逼近延时锁定环的谐波锁定和零延时陷阱问题。整个延时锁定环采用TSMC-65 nm CM OS工艺标准单元库实现,仿真结果表明,在典型工艺角和25℃情况下,工作频率范围为250 M Hz^2 GHz,锁定时间为固定的18个输入时钟周期,当电源电压为1.2 V、输入时钟频率为2 GHz时,功耗为0.4 m W。
文摘数字延迟锁定环(DLL)可以产生精确的延迟效果而基本不受工艺、电源和温度等影响,常用来生成稳定的延迟或多相位的时钟信号。该文利用D触发器实现鉴相,给出了一种简洁新颖的数字电路技术的延迟锁定环(DLL)的设计方法。模拟结果表明:该DLL在工作频率范围内支持0°～360°相移,从复位到稳定的时间为2 688个参考时钟周期。在0.35μm SMIC digital CMOS工艺模型下,鉴相精度达到200ps,工作频率范围在23MHz～200MHz。该电路还具有可编程特性。
