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CABAC算术编码器硬件优化实现
被引量：
1
1
作者
王瑞
姜宏旭
李波
《北京航空航天大学学报》
EI
CAS
CSCD
北大核心
2009年第6期678-682,共5页
为了解决上下文自适应二进制算术编码器(CABAC,Context-based Adaptive Binary Arithmetic Coder)硬件实现吞吐率难以提高的问题,提出了基于数据流动态特性的电路优化方法.通过建立算法的数据流模型,提取出限制硬件实现性能的数据流反...
为了解决上下文自适应二进制算术编码器(CABAC,Context-based Adaptive Binary Arithmetic Coder)硬件实现吞吐率难以提高的问题,提出了基于数据流动态特性的电路优化方法.通过建立算法的数据流模型,提取出限制硬件实现性能的数据流反馈环路.针对上下文环路,采用3条迭代周期不同的子环路更新具有不同依赖周期的上下文变量,提高了时钟频率和吞吐率;对于字节打包环路,通过提取一类可简化电路结构的数据元素,并为之构建快速旁路,增加了环路的处理速度.基于上述方法并辅以基本的电路优化手段,设计实现在现场可编程门阵列(FPGA,Field-Programmable Gate Array)平台上频率可达309MHz,并且每个时钟周期处理一个编码符号.
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关键词
算术编码
上下文自适应二进制算术编码器
硬件结构
现场可编程门阵列
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职称材料
题名
CABAC算术编码器硬件优化实现
被引量：
1
1
作者
王瑞
姜宏旭
李波
机构
北京航空航天大学计算机学院
出处
《北京航空航天大学学报》
EI
CAS
CSCD
北大核心
2009年第6期678-682,共5页
基金
国家自然科学基金资助项目(60775018)
国家863计划资助项目
新世纪优秀人才支持计划资助项目
文摘
为了解决上下文自适应二进制算术编码器(CABAC,Context-based Adaptive Binary Arithmetic Coder)硬件实现吞吐率难以提高的问题,提出了基于数据流动态特性的电路优化方法.通过建立算法的数据流模型,提取出限制硬件实现性能的数据流反馈环路.针对上下文环路,采用3条迭代周期不同的子环路更新具有不同依赖周期的上下文变量,提高了时钟频率和吞吐率;对于字节打包环路,通过提取一类可简化电路结构的数据元素,并为之构建快速旁路,增加了环路的处理速度.基于上述方法并辅以基本的电路优化手段,设计实现在现场可编程门阵列(FPGA,Field-Programmable Gate Array)平台上频率可达309MHz,并且每个时钟周期处理一个编码符号.
关键词
算术编码
上下文自适应二进制算术编码器
硬件结构
现场可编程门阵列
Keywords
arithmetic
coding
context-based adaptive binary arithmetic coder
hardware architecture
field-programmable gate array
分类号
TP311 [自动化与计算机技术—计算机软件与理论]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
CABAC算术编码器硬件优化实现
王瑞
姜宏旭
李波
《北京航空航天大学学报》
EI
CAS
CSCD
北大核心
2009
1
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