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14 nm工艺下基于H-Tree和clock mesh混合时钟树的研究与实现 被引量:1
1
作者 高华 李辉 《电子技术应用》 北大核心 2017年第11期34-37,42,共5页
在数字集成电路设计中,时钟信号是数据传输的基准,时钟信号作为数字芯片内部转换频率最高和布线距离最长的信号,也是数字芯片功耗的重要组成部分。为了优化数字芯片的功耗、功能和稳定性,在GF14 nm工艺下对时钟树进行优化设计,提出一种H... 在数字集成电路设计中,时钟信号是数据传输的基准,时钟信号作为数字芯片内部转换频率最高和布线距离最长的信号,也是数字芯片功耗的重要组成部分。为了优化数字芯片的功耗、功能和稳定性,在GF14 nm工艺下对时钟树进行优化设计,提出一种H-Tree和clock mesh相结合的混合时钟树结构的设计方法,通过clock mesh和clock spine的布局优化整体时钟树的性能和稳定性。仿真结果表明,该混合时钟树能够结构显著提升时钟树性能,有效减少布线长度、时钟偏移以及传播延迟,降低PVT等环境参数的影响。 展开更多
关键词 14 NM 时钟树综合 clock MESH H-tree
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基于Early Clock Flow方式的时钟树综合物理设计
2
作者 杨沛 邹文英 +1 位作者 陈柱江 李小强 《集成电路应用》 2024年第9期1-3,共3页
阐述时钟树综合作为芯片后端物理设计的核心步骤,成为制约芯片设计技术发展的关键。基于业界主流设计工具Innovus软件的早期时钟流程Early Clock Flow,改进设计流程,优化时钟树综合结果。与传统时钟树综合对比,时钟单元数量减少3.2%,走... 阐述时钟树综合作为芯片后端物理设计的核心步骤,成为制约芯片设计技术发展的关键。基于业界主流设计工具Innovus软件的早期时钟流程Early Clock Flow,改进设计流程,优化时钟树综合结果。与传统时钟树综合对比,时钟单元数量减少3.2%,走线长度减少1.5%,时钟树功耗减少3.7%。特别是时序结果大幅改善,芯片拥塞面积减少32%,设计周期缩短15%,节省了设计成本。 展开更多
关键词 电路设计 早期时钟 时钟树综合(cts) useful skew 物理设计 后端设计
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基于ClockExplorer的时钟树插入技术研究
3
作者 王巍 关保贞 余敏良 《中国集成电路》 2012年第8期52-55,共4页
随着SoC芯片设计复杂度的日益增加,芯片内部时钟设计也越来越复杂。基于华大九天SoC时钟设计工具ClockExplorer对SoC芯片内部模块进行了时钟树插入技术的系统研究,使用ClockExplorer工具进行时钟树综合,并进行门控时钟的插入和时钟拓扑... 随着SoC芯片设计复杂度的日益增加,芯片内部时钟设计也越来越复杂。基于华大九天SoC时钟设计工具ClockExplorer对SoC芯片内部模块进行了时钟树插入技术的系统研究,使用ClockExplorer工具进行时钟树综合,并进行门控时钟的插入和时钟拓扑结构的优化,从而验证国产EDA工具的功能。 展开更多
关键词 clockExplorer 时钟树 门控时钟 cts
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一种快速实现时序收敛的设计方法 被引量:1
4
作者 王虎虎 雷倩倩 +3 位作者 刘露 杨延飞 李连碧 冯松 《微电子学与计算机》 2024年第4期123-131,共9页
为了解决处理器时序收敛困难和设计时间长的问题,本文基于14 nm的定制化处理器(WS_CPU)提出了一种高效可靠的设计方法:(1)基于一种新型的FCHT(Flexible Configurable H-Tree)时钟结构,实现时钟信号均匀分配和减少绕线时间,同时采用CCOPT... 为了解决处理器时序收敛困难和设计时间长的问题,本文基于14 nm的定制化处理器(WS_CPU)提出了一种高效可靠的设计方法:(1)基于一种新型的FCHT(Flexible Configurable H-Tree)时钟结构,实现时钟信号均匀分配和减少绕线时间,同时采用CCOPT(Clock Concurrent Optimization)技术进行时钟树综合优化;(2)在综合阶段采用DCG(Design Compiler Graphical)模式和门控时钟插入技术,提前评估设计风险从而减少布局布线的迭代时间。验证结果表明,当WS_CPU时钟频率为1 GHz时,寄存器之间建立时间的时序余量为108 ps,有效地实现了时序快速收敛,同时FCHT结构相比传统平衡树、柔性H树、3级H树的芯片总功耗分别减少了7.71%、6.18%、7.87%;FCHT时钟结构相比传统平衡树在时序修复上节省了3156 min,相比柔性H树节省了5220 min的时序修复时间,缩短了芯片的设计周期。 展开更多
关键词 时序收敛 设计周期 FCHT时钟结构 柔性H树 时钟树综合
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ASIC后端设计中的时钟偏移以及时钟树综合 被引量:16
5
作者 千路 林平分 《半导体技术》 CAS CSCD 北大核心 2008年第6期527-529,共3页
目前的ASIC设计中,时钟偏移成为限制系统时钟频率的主要因素,时钟树综合技术通过在时钟网络中插入缓冲器来减小时钟偏移。但是,有时这样做并不能达到系统要求的时钟偏移。以一款SMIC0.18μm工艺的DVBT数字电视解调芯片为例,分析了时钟... 目前的ASIC设计中,时钟偏移成为限制系统时钟频率的主要因素,时钟树综合技术通过在时钟网络中插入缓冲器来减小时钟偏移。但是,有时这样做并不能达到系统要求的时钟偏移。以一款SMIC0.18μm工艺的DVBT数字电视解调芯片为例,分析了时钟偏移的产生原因。介绍了使用Synopsys公司Astro工具进行时钟树综合的方法,重点分析了在时钟树综合之前如何设置约束手动优化电路从而改善设计的时序,最后的流片结果证明该方法是有效的。 展开更多
关键词 时钟偏移 时钟树综合 Astro 手动优化
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层次化时钟网络设计研究 被引量:2
6
作者 刘辉华 刘振 +2 位作者 李蜀霞 何春 饶全林 《微电子学与计算机》 CSCD 北大核心 2008年第11期52-54,58,共4页
层次化设计是复杂芯片开发所采用的主流方法,它是一种自底向上的流程.但层次化设计也带来了时钟树设计难以掌握的问题.文中针对一款复杂SoC系统芯片时钟树设计,详细分析了层次化时钟树综合需要解决的关键难点,并提出了有效的解决方案.... 层次化设计是复杂芯片开发所采用的主流方法,它是一种自底向上的流程.但层次化设计也带来了时钟树设计难以掌握的问题.文中针对一款复杂SoC系统芯片时钟树设计,详细分析了层次化时钟树综合需要解决的关键难点,并提出了有效的解决方案.实验结果表明,该设计方案可以迅速达到时钟树收敛,提高设计效率. 展开更多
关键词 SOC 时钟树综合 时钟预算 层次化 信号完整性
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基于28 nm工艺数字芯片的时钟树设计 被引量:4
7
作者 陈力颖 汤勇 吕英杰 《天津工业大学学报》 CAS 北大核心 2019年第1期76-82,共7页
针对纳米级设计中时钟偏移大、时序不容易收敛等问题,提出了一种有效的时钟树综合(CTS)优化方案。以28 nm工艺的数字芯片为例,根据其时钟结构特点,将CTS过程分成两步完成。利用这种方法,采用Cadence公司的APR工具Encounter对数字模块进... 针对纳米级设计中时钟偏移大、时序不容易收敛等问题,提出了一种有效的时钟树综合(CTS)优化方案。以28 nm工艺的数字芯片为例,根据其时钟结构特点,将CTS过程分成两步完成。利用这种方法,采用Cadence公司的APR工具Encounter对数字模块进行时钟网络的设计;对分步CTS和传统CTS两种方法进行比较。结果表明:使用分步CTS的时钟偏移减小了52%,提高了时钟网络的性能,从而时序得到了很大的改善,芯片泄漏功耗也降低了45%。 展开更多
关键词 数字芯片 时钟树设计 数字集成电路 物理设计 时钟树综合 时钟偏移 插入延迟
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基于28nm工艺的CCOpt技术高效时钟树设计 被引量:3
8
作者 陈力颖 翦彦龙 吕英杰 《天津工业大学学报》 CAS 北大核心 2019年第2期62-67,共6页
为了设计合理高效的时钟树网络,对建立和保持时间约束以及时钟偏差进行分析,基于28 nm工艺设计了一款高速数字芯片,采用Innovus工具实施布局布线,在时钟树综合(CTS,clock tree synthesis)阶段采用CCOpt(clock concurrent optimization)... 为了设计合理高效的时钟树网络,对建立和保持时间约束以及时钟偏差进行分析,基于28 nm工艺设计了一款高速数字芯片,采用Innovus工具实施布局布线,在时钟树综合(CTS,clock tree synthesis)阶段采用CCOpt(clock concurrent optimization)技术,合理利用时钟偏差,同时优化时钟路径和逻辑路径,对时钟网络进行优化,并考察时钟树延时、时序和时钟网络功耗等指标。结果标明:与传统CTS技术相比,采用CCOpt技术时,最差时序违例和违例路径数量减少50%;布局布线时间减少2 h;芯片时钟网络内部互连功耗减少55%,泄漏功耗减少80%,有效提高了数字芯片的性能。 展开更多
关键词 数字芯片 CCOpt 有用偏差 时钟树综合 时序约束 功耗
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基于55nm工艺的MCU低功耗物理设计 被引量:1
9
作者 陈力颖 罗奎 +2 位作者 王浩 刘宏伟 吕英杰 《天津工业大学学报》 CAS 北大核心 2021年第3期77-82,共6页
为了降低芯片的功耗,提高芯片的性能和可靠性,在传统数字芯片物理设计流程基础上,提出一种新的低功耗物理设计方法,包括布局(Placement)阶段采用SAIF文件进行低功耗的协同优化,并在布局结果基础上,通过手动配置时钟单元摆放来减小缓冲... 为了降低芯片的功耗,提高芯片的性能和可靠性,在传统数字芯片物理设计流程基础上,提出一种新的低功耗物理设计方法,包括布局(Placement)阶段采用SAIF文件进行低功耗的协同优化,并在布局结果基础上,通过手动配置时钟单元摆放来减小缓冲单元插入的方式进行低功耗的时钟树设计。结果表明:通过新的低功耗设计可以大幅改善芯片功耗,在布局阶段,芯片功耗降为原来的90.6%,建立时间的最差违例值由-6.021降为-0.880;时钟树综合(clock tree synthesis,CTS)阶段,功耗优化效果显著,时钟网络功耗降为原来的73.1%,总功耗降为原来的86.2%;时序得到改善,建立时间的违例总条数降为原来的12.5%,总违例值降为原来的3.0%,保持时间的违例总条数降为原来的39.8%,总违例值降为原来的7.5%。 展开更多
关键词 数字集成电路 布局 时钟树综合 低功耗 协同优化
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百万门系统级芯片的时钟树设计 被引量:5
10
作者 张玲 王澧 《电子与封装》 2014年第12期21-24,共4页
层次化设计是片上集成芯片开发采用的主流方法,它是一种自底向上的流程。但层次化设计也带来了时钟树设计难以掌握的问题。针对一款复杂So C系统芯片时钟树设计,详细分析了层次化时钟树综合需要解决的关键点,并提出有效的解决方案。实... 层次化设计是片上集成芯片开发采用的主流方法,它是一种自底向上的流程。但层次化设计也带来了时钟树设计难以掌握的问题。针对一款复杂So C系统芯片时钟树设计,详细分析了层次化时钟树综合需要解决的关键点,并提出有效的解决方案。实验表明该方案可以迅速实现时钟树收敛,提高设计效率。 展开更多
关键词 SOC 时钟树综合 层次化 信号完整性
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电子产品面板控制芯片的后端设计
11
作者 王仁平 施隆照 《电子科技》 2010年第9期14-17,共4页
采用SOC Encounter基于华虹NEC 0.35μm CZ6H 1P3AL工艺,进行电子产品面板控制芯片的版图设计。在版图设计过程中,采用时序驱动布局,同时限制布局密度达到良好的效果,利用时钟树自动综合和手动修改相结合,使时钟偏移尽可能少。并对在电... 采用SOC Encounter基于华虹NEC 0.35μm CZ6H 1P3AL工艺,进行电子产品面板控制芯片的版图设计。在版图设计过程中,采用时序驱动布局,同时限制布局密度达到良好的效果,利用时钟树自动综合和手动修改相结合,使时钟偏移尽可能少。并对在电源网络连接、布线时遇到的问题,提出解决办法。最终实现该芯片的物理设计,结果满足时序和制造工艺要求,并达到以下指标:工作频率12MHz,芯片面积1.089mm2,功耗为2.7152mW。 展开更多
关键词 电子产品面板控制芯片 平面规划 布局布线 时钟树综合 可制造性设计
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一种高效时钟树综合实现方法 被引量:6
12
作者 邓尧之 万培元 +1 位作者 刘世勋 林平分 《半导体技术》 CAS CSCD 北大核心 2012年第3期169-171,179,共4页
针对ASIC芯片设计中时钟树综合效率和时序收敛的问题,提出了一种高效的时钟树综合方法,特别适用于现代先进深亚微米工艺中的高集成度、高复杂度的设计中。改进了传统时钟树综合方法,通过采用由下至上逐级分步综合的方法实现。该设计方法... 针对ASIC芯片设计中时钟树综合效率和时序收敛的问题,提出了一种高效的时钟树综合方法,特别适用于现代先进深亚微米工艺中的高集成度、高复杂度的设计中。改进了传统时钟树综合方法,通过采用由下至上逐级分步综合的方法实现。该设计方法在SMIC 0.18μm eflash工艺下的一款电力线载波通信芯片中成功流片验证,结果表明分步综合能够在实现传统设计功能的前提下,在完成时序收敛时有效减少不必要的器件插入,从而减小芯片面积,降低整体功耗,有效改善绕线拥塞度。 展开更多
关键词 时序收敛 时钟树综合(cts) 片上系统 时钟偏差 缓冲器
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鱼骨型时钟结构的快速实现方法 被引量:4
13
作者 陈菲菲 王振宇 严伟 《微电子学与计算机》 CSCD 北大核心 2014年第2期153-156,共4页
针对CTS和传统鱼骨时钟结构(Fishbone)的优缺点,提出了一种结合两种方式优点的改进型鱼骨型时钟结构.针对传统鱼骨型时钟结构需要较多时间的缺点,提出了一种快速实现的方法.在相同的设计条件下,通过该实现方法与CTS和传统鱼骨型时钟结... 针对CTS和传统鱼骨时钟结构(Fishbone)的优缺点,提出了一种结合两种方式优点的改进型鱼骨型时钟结构.针对传统鱼骨型时钟结构需要较多时间的缺点,提出了一种快速实现的方法.在相同的设计条件下,通过该实现方法与CTS和传统鱼骨型时钟结构加以比较,结果显示改进型鱼骨结构比CTS减少了50%左右的时钟延迟和20%时钟偏差;比传统鱼骨型时钟结构节省了60%以上的实现时间. 展开更多
关键词 时钟树综合 时钟偏斜 时钟延迟 cts 鱼骨时钟
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基于Astro的时钟树综合 被引量:6
14
作者 周凤亭 王胤翔 陆生礼 《电子器件》 EI CAS 2005年第1期192-195,共4页
时钟树综合是芯片后端设计至关重要的一环,时钟偏差成为限制系统时钟频率的主要因素。本文以一款TSMC 0.25μm工艺的RISC微处理器芯片为例,介绍了使用Synopsys公司的 P&R工具Astro进行时钟树综合和优化的方法,并与Silicon Ensemble... 时钟树综合是芯片后端设计至关重要的一环,时钟偏差成为限制系统时钟频率的主要因素。本文以一款TSMC 0.25μm工艺的RISC微处理器芯片为例,介绍了使用Synopsys公司的 P&R工具Astro进行时钟树综合和优化的方法,并与Silicon Ensemble在综合后的时钟偏差上作了对比,结果显示使用前者比后者时钟偏差减小百分之十四以上。 展开更多
关键词 时钟树综合 SOC 时钟偏差
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基于子树重构的三维时钟树拓扑结构优化 被引量:2
15
作者 钱晨 王琴 +1 位作者 谢憬 毛志刚 《微电子学与计算机》 CSCD 北大核心 2016年第5期10-14,共5页
传统的基于TSV的三维集成电路时钟树综合流程主要包括抽象拓扑树生成、层嵌入、布线和缓冲器插入.现有的三维时钟抽象拓扑树生成算法大多忽视了对由经典时钟拓扑树生成算法得到的抽象树结构的优化调整.对此提出了一种3D抽象拓扑树优化算... 传统的基于TSV的三维集成电路时钟树综合流程主要包括抽象拓扑树生成、层嵌入、布线和缓冲器插入.现有的三维时钟抽象拓扑树生成算法大多忽视了对由经典时钟拓扑树生成算法得到的抽象树结构的优化调整.对此提出了一种3D抽象拓扑树优化算法,能够调整特定子树的根节点位置从而优化抽象拓扑树结构.同时,把该优化算法整合到传统的时钟树综合流程中.仿真实验结果表明优化算法可以将三维集成电路时钟网络的总线长减小最多4.56%,而时钟延迟最多可减少14.67%. 展开更多
关键词 三维集成电路 三维时钟树综合 硅通孔 抽象拓扑树
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点接鱼骨型时钟网路设计 被引量:2
16
作者 杨贺 严伟 《微电子学与计算机》 CSCD 北大核心 2016年第7期11-14,共4页
通过分析CTS时钟树与鱼骨型时钟树的特点,基于传统鱼骨型时钟容易出现破坏原有设计的逻辑结构的情况,采取至少保留两级门控时钟的结构,在特定点作鱼骨型时钟网络,结合设计需求,使用两种不同的与CTS时钟树相结合的点接鱼骨型时钟网络设... 通过分析CTS时钟树与鱼骨型时钟树的特点,基于传统鱼骨型时钟容易出现破坏原有设计的逻辑结构的情况,采取至少保留两级门控时钟的结构,在特定点作鱼骨型时钟网络,结合设计需求,使用两种不同的与CTS时钟树相结合的点接鱼骨型时钟网络设计方案.在相同条件下,发现点接鱼骨型时钟网络在时钟延迟上比CTS少了47%,而功耗也降了18%,功能验证方面较于传统鱼骨型时钟更为稳定. 展开更多
关键词 时钟树综合 功耗 时钟延迟 cts 鱼骨时钟
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一种数模混合芯片中数字电路的时序收敛方案 被引量:2
17
作者 刘杨 谢亮 +2 位作者 聂拓 王龙生 金湘亮 《固体电子学研究与进展》 CAS CSCD 北大核心 2013年第4期394-397,共4页
在数模混合集成电路中,时钟信号是数据传输的基准,它对芯片能否正常工作起决定性的作用。由于数模混合集成电路的特殊性,在对时钟信号进行时钟树综合时,要对其进行特殊的处理。以串行外设接口及电平移位模块为例,提出了一种针对数模混... 在数模混合集成电路中,时钟信号是数据传输的基准,它对芯片能否正常工作起决定性的作用。由于数模混合集成电路的特殊性,在对时钟信号进行时钟树综合时,要对其进行特殊的处理。以串行外设接口及电平移位模块为例,提出了一种针对数模混合芯片中数字电路的时序收敛方案,验证结果表明此方案能够使时序很好地收敛。 展开更多
关键词 数模混合集成电路 时钟树综合 串行外设接口 时序收敛
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ASIC后端设计中的时钟树综合 被引量:3
18
作者 周广 何明华 《现代电子技术》 2011年第8期137-139,共3页
时钟树综合是当今集成电路设计中的重要环节,因此在FFT处理器芯片的版图设计过程中,为了达到良好的布局效果,采用时序驱动布局,同时限制了布局密度;为了使时钟偏移尽可能少,采用了时钟树自动综合和手动修改相结合的优化方法,并提出了关... 时钟树综合是当今集成电路设计中的重要环节,因此在FFT处理器芯片的版图设计过程中,为了达到良好的布局效果,采用时序驱动布局,同时限制了布局密度;为了使时钟偏移尽可能少,采用了时钟树自动综合和手动修改相结合的优化方法,并提出了关于时钟树约束文件的设置、buffer的选型及手动修改时钟树的策略,最终完成了FFT处理器芯片的时钟树综合并满足了设计要求。 展开更多
关键词 FFT处理器芯片 布局布线 时钟树综合 时钟偏移
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一种UHF RFID标签低功耗物理设计与实现 被引量:3
19
作者 王成龙 张万荣 +2 位作者 万培元 祝雪菲 王树甫 《固体电子学研究与进展》 CAS CSCD 北大核心 2015年第3期253-258,共6页
针对超高频射频识别(UHF RFID)标签低功耗、低成本的要求,本文基于EPC Class-1 Generation-2/ISO18000-6C协议,提出一种采用多电源电压域、新型时钟树综合与局部时钟树构建的物理设计方法。该方法结合广泛应用的门控时钟技术,对芯片时... 针对超高频射频识别(UHF RFID)标签低功耗、低成本的要求,本文基于EPC Class-1 Generation-2/ISO18000-6C协议,提出一种采用多电源电压域、新型时钟树综合与局部时钟树构建的物理设计方法。该方法结合广泛应用的门控时钟技术,对芯片时钟网络进行优化设计。与传统方法相比,该方法大幅度减少时钟缓冲器插入数量,有效降低时钟网络功耗,减小芯片面积。最终验证结果表明,所设计的标签符合协议,芯片总面积为0.72mm2,其中数字逻辑面积0.15mm2,平均功耗为9.76μW,在TSMC 0.18μm的标准CMOS工艺下实现流片。 展开更多
关键词 射频识别 低功耗 多电源电压 时钟树综合 物理设计
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3200 Mbps DDR4 PHY的物理设计优化 被引量:3
20
作者 任小敏 苏皆磊 +1 位作者 倪哲勤 王琴 《微电子学与计算机》 北大核心 2019年第7期1-5,共5页
以一款基于TSMC 16nm FinFET工艺的HPC(High Performance Computing)芯片中DDR4PHY模块为研究对象,提出了其物理设计及优化方案,完成了DDR4PHY的布图规划和布局、时钟树综合与优化和时序收敛分析.布图规划时考虑到宏单元和IO单元的特性... 以一款基于TSMC 16nm FinFET工艺的HPC(High Performance Computing)芯片中DDR4PHY模块为研究对象,提出了其物理设计及优化方案,完成了DDR4PHY的布图规划和布局、时钟树综合与优化和时序收敛分析.布图规划时考虑到宏单元和IO单元的特性再结合面积和时序等性能的优化确定了DDR4PHY的布局形状.时钟树综合时,对比分析了传统的时钟树综合CTS和优化设计过的多源时钟树综合MSCTS,设计了针对DDR4PHY模块特点的大型多位缓冲器M2M8,其驱动距离可以达到1200μm.仿真实验结果表明,优化后的时钟树结构级数从65级降到19级,时钟最大延迟最多降低了48.37%,时钟偏差减少了52.33%,功耗降低了17.24%,DDR4PHY的各项性能优化结果显著,达到实验目的. 展开更多
关键词 DDR4PHY 时钟树综合 多源时钟树结构 多位缓冲器
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