面向Duobinary信号的时钟恢复电路研究与设计

1

作者 袁梁勇 齐星云 +6 位作者 吕方旭 罗章 黄恒 张庚 王文晨 李萌 赖明澈 《计算机工程与科学》 北大核心 2025年第1期27-34,共8页

高速串行接口是高性能计算机系统中芯片之间的互连核心,针对高速串行通信所需高带宽问题,在Candence平台上基于Verilog-AMS完成56 Gbps Duobinary信号时钟数据恢复电路设计与仿真,多电平传输可以减小对带宽的需求。基于相位差值器(PI)... 高速串行接口是高性能计算机系统中芯片之间的互连核心,针对高速串行通信所需高带宽问题,在Candence平台上基于Verilog-AMS完成56 Gbps Duobinary信号时钟数据恢复电路设计与仿真,多电平传输可以减小对带宽的需求。基于相位差值器(PI)设计时钟数据恢复(CDR)电路,以Bang-Bang鉴相器的鉴相结果作为鉴相依据,采用数字信号处理(DSP)算法处理鉴相结果,其包括投票算法、滤波算法以及相位控制码转换算法。数字算法降低了电路设计的复杂度,便于调节环路增益,提高了系统的稳定性,降低环路延迟。仿真结果表明,该CDR电路可以进行相差和100 PPM频差的追踪。对输入数据分别增加0.25 UI正弦抖动,环路带宽为23 MHz,当抖动频率未超过环路带宽时,系统能够跟踪正弦抖动。抖动容限满足CEI-56G协议规范。 展开更多

关键词 时钟数据恢复 Duobinary信号 Bang-Bang鉴相器 数字信号处理算法 正弦抖动

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适用于连续数据速率CDR的相位插值器研制 被引量：5

2

作者 矫逸书 周玉梅 +1 位作者 蒋见花 吴斌 《半导体技术》 CAS CSCD 北大核心 2010年第10期999-1002,共4页

通过对相位插值器电路进行建模分析,得到了相位插值器的线性度与输入信号之间相位差、输入信号上升时间和输出节点时间常数的关系。根据分析得到的结论,提出了一种新型的应用于连续数据速率时钟数据恢复电路的相位插值器,通过在相位插... 通过对相位插值器电路进行建模分析,得到了相位插值器的线性度与输入信号之间相位差、输入信号上升时间和输出节点时间常数的关系。根据分析得到的结论,提出了一种新型的应用于连续数据速率时钟数据恢复电路的相位插值器,通过在相位插值器之前插入延时可控的缓冲器,使其输入信号的上升时间可以跟踪数据速率的改变,在保证线性度的同时,降低电路的噪声敏感度和功耗。芯片采用Charterd 0.13μm低功耗1.5/3.3 V工艺流片验证,面积为0.02 mm2,数据速率3.125 Gb/s时,功耗为8.5 mW。 展开更多

关键词 相位插值器 时钟数据恢复 多相位时钟 数据速率

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过采样技术CDR分析及应用 被引量：9

3

作者 尹勇生 胡永华 高明伦 《应用科学学报》 CAS CSCD 北大核心 2006年第3期240-244,共5页

在串行数据通信领域中,过采样法CDR是一种便于单芯片集成、具有快速同步特点的低成本数字技术.文中经过理论分析给出了一个基于过采样技术的时钟数据恢复电路(CDR)设计.该设计采用4倍过采样技术并使用多数判决规则从输入数据位流中提取... 在串行数据通信领域中,过采样法CDR是一种便于单芯片集成、具有快速同步特点的低成本数字技术.文中经过理论分析给出了一个基于过采样技术的时钟数据恢复电路(CDR)设计.该设计采用4倍过采样技术并使用多数判决规则从输入数据位流中提取时钟和恢复数据.实验结果表明在至少1/4位宽抖动容差范围内,传输系统满足面向USB应用的差错率设计要求. 展开更多

关键词 时钟数据恢复 过采样 不归零反转

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用于CDR电路的相位插值选择电路设计 被引量：3

4

作者 曾泽沧 邓军勇 蒋林 《半导体技术》 CAS CSCD 北大核心 2008年第8期721-725,共5页

时钟数据恢复电路是高速多通道串行收发系统中接收端的关键电路,其性能的优劣直接影响了整个系统的功能。描述了双环时钟数据恢复电路利用相位正交的参考时钟进行工作的原理,分析了传统的正交时钟产生方案,提出一种新的相位插值-选择方... 时钟数据恢复电路是高速多通道串行收发系统中接收端的关键电路,其性能的优劣直接影响了整个系统的功能。描述了双环时钟数据恢复电路利用相位正交的参考时钟进行工作的原理,分析了传统的正交时钟产生方案,提出一种新的相位插值-选择方案并给出了CMOS电路实现。在SMIC0.18μm CMOS工艺下采用Cadence公司的仿真工具Spectre进行了晶体管级验证,结果显示,利用该电路恢复出来的时钟对数据进行重定时,能较好地消除传输过程中积累的抖动,有效地提高了输入抖动容限。 展开更多

关键词 双环时钟数据恢复 正交相位 相位插值 CMOS电路

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1.25～3.125Gb/s连续数据速率CDR设计 被引量：1

5

作者 矫逸书 周玉梅 +1 位作者 蒋见花 吴斌 《半导体技术》 CAS CSCD 北大核心 2010年第11期1111-1115,共5页

设计了一款工作速率为1.25~3.125 Gb/s的连续可调时钟数据恢复（CDR）电路,可以满足多种通信标准的设计需求。CDR采用相位插值型双环路结构,使系统可以根据应用需求对抖动抑制和相位跟踪能力独立进行优化。针对低功耗和低噪声的需求,提... 设计了一款工作速率为1.25~3.125 Gb/s的连续可调时钟数据恢复（CDR）电路,可以满足多种通信标准的设计需求。CDR采用相位插值型双环路结构,使系统可以根据应用需求对抖动抑制和相位跟踪能力独立进行优化。针对低功耗和低噪声的需求,提出一种新型半速率采样判决电路,利用电流共享和节点电容充放电技术,数据速率为3.125 Gb/s时,仅需要消耗50μA电流。芯片采用0.13μm工艺流片验证,面积0.42 mm2,功耗98 mW,测试结果表明,时钟数据恢复电路接收PRBS7序列时,误码率小于10-12。 展开更多

关键词 时钟数据恢复 锁相环 高速采样器 判决电路 采样电路

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适用于半速率CDR改进型VCO的设计与实现 被引量：1

6

作者 唐世民 何小威 +1 位作者 陈吉华 陈怒兴 《半导体技术》 CAS CSCD 北大核心 2008年第1期35-38,共4页

在0.13μm数字CMOS工艺下设计实现了一种改进型的差分振荡器电路，该电路采用四级环形结构，其中心工作频率为1.25GHz，版图面积为50μm×50μm，工作范围1．1-1.4GHz，VCO的增益约为300MHz／V，在1.2V电源电压下、工作频率为1.25GH... 在0.13μm数字CMOS工艺下设计实现了一种改进型的差分振荡器电路，该电路采用四级环形结构，其中心工作频率为1.25GHz，版图面积为50μm×50μm，工作范围1．1-1.4GHz，VCO的增益约为300MHz／V，在1.2V电源电压下、工作频率为1.25GHz时的平均功耗约为10mW。版图后模拟结果表明，该VCO输出的四相时钟信号间隔均匀，占空比接近50％，可适用于基于PLL的2．5Gbps的半速率时钟数据恢复电路。 展开更多

关键词 压控振荡器 时钟数据恢复 半速率

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基于过采样CDR的4B/5B编码的设计与实现 被引量：1

7

作者 刘忠坤 李业丽 陆利坤 《计算机应用与软件》 CSCD 2015年第10期227-230,共4页

为改善IEEE1394b串行总线上传输信息的可靠性,满足设计需求的误码率,其关键在于数字通信系统中串行传输数据编码方式的选择。对此,采用4B/5B编码方式,并给出一种过采样技术的时钟数据恢复的方法对4B/5B进行编译码。首先对过采样技术的... 为改善IEEE1394b串行总线上传输信息的可靠性,满足设计需求的误码率,其关键在于数字通信系统中串行传输数据编码方式的选择。对此,采用4B/5B编码方式,并给出一种过采样技术的时钟数据恢复的方法对4B/5B进行编译码。首先对过采样技术的时钟数据恢复方法过程进行讨论,指出恢复数据时钟是设计的难点。在此基础上建立总体设计框架,从而提高数据传输效率。通过应用Altera公司CycloneⅢ系列的FPGA芯片,在开发软件QuartusⅡ上实现4B/5B编译码仿真。最后给出仿真波形,验证在过采样技术的时钟数据恢复的方法下的编码方式的可实现性和可靠性。 展开更多

关键词 4B/5B 编码 过采样 时钟数据恢复 VERILOG 语言

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面向光通信应用的CMOS 28 Gbps低功耗高抖动容限CDR电路设计 被引量：4

8

作者 朱智宇 郭凯乐 +3 位作者 武宇轩 刘涛 吴苗苗 陆德超 《空军工程大学学报（自然科学版）》 CSCD 北大核心 2022年第2期77-82,共6页

为了解决光模块中高功耗芯片恶化激光调制器性能,以及解决收发端时钟基准偏差导致误码率高的问题,设计了一款低功耗高抖动容限的时钟数据恢复电路(CDR)。通过采用压控振荡器(VCO)型全速时钟的CDR系统架构和电感峰化的时钟缓冲技术,降低... 为了解决光模块中高功耗芯片恶化激光调制器性能,以及解决收发端时钟基准偏差导致误码率高的问题,设计了一款低功耗高抖动容限的时钟数据恢复电路(CDR)。通过采用压控振荡器(VCO)型全速时钟的CDR系统架构和电感峰化的时钟缓冲技术,降低了CDR芯片的功耗;通过在CDR积分通路中引入零点补偿电阻,提高了CDR的抖动容限。该CDR采用CMOS 65nm工艺设计和1.1V电源供电,后端仿真结果表明:当CDR电路工作在28Gbps时,功耗是2.18pJ/bit,能容忍的固定频差是5 000ppm,恢复时钟的抖动峰峰值是5.6ps,抖动容限达到了设计指标,且满足CIE-25/28G协议规范。 展开更多

关键词 高速串行接口 时钟数据恢复电路 压控振荡器 窄带缓冲器

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0.18μm CMOS工艺连续速率CDR电路设计

9

作者 马庆培 张长春 +2 位作者 陈德媛 刘蕾蕾 郭宇锋 《半导体技术》 CAS CSCD 北大核心 2013年第12期893-898,共6页

采用标准0．18μmCMOS工艺，设计了一种连续速率时钟与数据恢复（CDR）电路。该CDR电路主要由半速率鉴频鉴相器、多频带环形压控振荡器、电荷泵和判决电路等模块组成。其中，半速率鉴频鉴相器主要由四个双边沿触发器组成，结构简单，功... 采用标准0．18μmCMOS工艺，设计了一种连续速率时钟与数据恢复（CDR）电路。该CDR电路主要由半速率鉴频鉴相器、多频带环形压控振荡器、电荷泵和判决电路等模块组成。其中，半速率鉴频鉴相器主要由四个双边沿触发器组成，结构简单，功耗和面积相应降低。多频带环形压控振荡器同时满足了较宽的调谐范围和较低的调谐增益，可以解决高振荡频率和低调谐增益之间的矛盾。电荷泵采用增益自举共源共栅放大器和互补开关电路结构，减小了各种非理想因素的影响。并行判决电路实现数据的1：2分接输出。仿真结果表明，该CDR电路能正常恢复622～3125Mbit／s的伪随机数据。版图尺寸为691μm×543μm。在1．8V电源电压下，输入伪随机速率3125Mbit／s时，功耗为120mW，恢复出的数据和时钟的抖动峰峰值分别为5．18和4．41ps。 展开更多

关键词 时钟与数据恢复(cdr) 鉴频鉴相器(PFD) 压控振荡器(VCO) 电荷泵 连 续速率

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基于联合时钟恢复和均衡技术的光互连信号处理方法 被引量：1

10

作者 王英泽 李学华 杨玮 《激光杂志》 CAS 北大核心 2024年第5期153-158,共6页

在数据中心光互连系统中,针对时钟恢复模块和均衡模块相互依赖而导致两模块先决条件冲突的问题,提出了联合均衡和定时恢复反馈环路的数字信号处理方案。该方案针对PAM4信号特征,采用了改进的Gardner反馈式全数字时钟同步算法,以降低时... 在数据中心光互连系统中,针对时钟恢复模块和均衡模块相互依赖而导致两模块先决条件冲突的问题,提出了联合均衡和定时恢复反馈环路的数字信号处理方案。该方案针对PAM4信号特征,采用了改进的Gardner反馈式全数字时钟同步算法,以降低时钟恢复误差、提高收敛性能;在均衡模块,提出并采用了一种基于T/2分数间隔的改进级联多模盲均衡算法,以减小均衡稳态误差、改善信号均衡效果。仿真结果表明,该联合方案能够降低系统误码率,在满足硬判决前向纠错阈值下,40 km传输后的接收机灵敏度为-16 dBm,相较于级联方案提升了至少3 dBm。同时,联合方式的抗抽样时钟偏移(SCO)的能力更强,最大能容忍的SCO提高约200个时钟偏移量,说明本方案可以有效补偿线性损伤和时钟误差。 展开更多

关键词 数据中心光互连 盲均衡 时钟恢复 PAM4 强度调制/直接检测 数字信号处理

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面向高性能计算机光互连的低抖动Retimer电路

11

作者 刘庆 王和明 +2 位作者 吕方旭 张庚 吕栋斌 《计算机工程与科学》 CSCD 北大核心 2024年第11期1940-1948,共9页

随着通信带宽的大幅提升,低抖动作为多场景应用中信号传输质量的关键指标,已成为信号完整性研究的重要方向。56 Gbaud的Retimer芯片是高性能计算机光互连数据传输的关键核心芯片,其抖动性能也制约着光模块高性能计算机的整体性能。针对... 随着通信带宽的大幅提升,低抖动作为多场景应用中信号传输质量的关键指标,已成为信号完整性研究的重要方向。56 Gbaud的Retimer芯片是高性能计算机光互连数据传输的关键核心芯片,其抖动性能也制约着光模块高性能计算机的整体性能。针对传统高速Retimer芯片抖动性能低的难题,首次提出了数据速率超过100 Gbps的低抖动Retimer电路。Retimer电路基于CDR+PLL架构,集成在光纤中继器中,具有均衡和全速率重定时功能;采用抖动消除的滤波电路,能在高噪声输入信号下取得良好的输出数据抖动性能,为解决传统Retimer直接采样转发导致输出数据抖动大的问题提供了技术支持。采用TSMC 28 nm CMOS工艺完成了基于CDR+PLL架构的低抖动Retimer电路设计。仿真结果表明,当输入112 Gbps PAM4时,Retimer的输出数据抖动为741 fs,相比于传统Retimer结构降低了31.4%。 展开更多

关键词 Retimer电路 时钟数据恢复(cdr) 锁相环(PLL) 低抖动

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一种采用半速率时钟的1.25Gbit/s串行数据接收器的设计 被引量：5

12

作者 郭淦 叶菁华 +3 位作者 黄林 陈一辉 苏彦锋 洪志良 《通信学报》 EI CSCD 北大核心 2004年第5期101-108,共8页

介绍了一种用于接收1.25Gbit/s不归零随机数据的吉比特以太网接收器的设计。该电路采用半速率时钟结构,目的是为了以较低的功耗和简单的结构适应高速数据流。本文介绍了电路的主要组成部分和工作原理,突出了关键模块的设计。电路采用1.8... 介绍了一种用于接收1.25Gbit/s不归零随机数据的吉比特以太网接收器的设计。该电路采用半速率时钟结构,目的是为了以较低的功耗和简单的结构适应高速数据流。本文介绍了电路的主要组成部分和工作原理,突出了关键模块的设计。电路采用1.8V 0.18祄 1P6M CMOS工艺,经SpectreS仿真验证以及流片测试,主要功能已经实现。 展开更多

关键词 以太网 时钟与数据恢复 接收器 均衡器 压控振荡器 串并转换

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12.5Gb/s 0.18μm CMOS时钟与数据恢复电路设计 被引量：3

13

作者 潘敏 冯军 +1 位作者 杨婧 杨林成 《电子学报》 EI CAS CSCD 北大核心 2014年第8期1630-1635,共6页

采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang... 采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang-bang型鉴频鉴相器(PFD)、四级环形压控振荡器(VCO)、V/I转换器、低通滤波器(LPF)、1:2分接器等模块,其中PFD采用一种新型半速率的数据采样时钟型结构,能提高工作速率达到12.5 Gb/s.芯片测试结果显示,在1.8V的工作电压下,VCO中心频率在6.25GHz时,调谐范围约为1GHz;输入12Gb/s、长度为231-1的伪随机数据时,得到6GHz时钟的峰峰抖动为9.12ps,均方根(RMS)抖动为1.9ps;整个系统工作性能良好,二分接器输出数据眼图清晰,电路核心模块功耗为150mW,整体芯片面积0.476×0.538mm2. 展开更多

关键词 串行器/解串器(SerDes) 时钟数据恢复电路(cdr) 鉴频鉴相器(PFD) 压控振荡器(VCO)

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基于数据可靠性的USB接口硬件设计及实现 被引量：1

14

作者 沈健 于冰 程颖 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2007年第8期999-1002,共4页

文章从数据和时钟恢复,编解码过程中位填充、位剥离及纠错,PID纠错、数据切换同步和重试机制以及CRC校验等4个方面入手,阐述了基于数据可靠性的USB接口硬件的设计和实现。对所设计接口电路的RTL级、门级仿真以及FPGA验证表明,该设计在... 文章从数据和时钟恢复,编解码过程中位填充、位剥离及纠错,PID纠错、数据切换同步和重试机制以及CRC校验等4个方面入手,阐述了基于数据可靠性的USB接口硬件的设计和实现。对所设计接口电路的RTL级、门级仿真以及FPGA验证表明,该设计在功能和时序上符合数据可靠性的要求。 展开更多

关键词 数据可靠性 时钟恢复 非归零翻转 循环冗余校验

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高速非归零码数据的全光时钟恢复研究 被引量：1

15

作者 武同 邱昆 《电子科技大学学报》 EI CAS CSCD 北大核心 2004年第6期671-673,677,共4页

采用一种新的时钟增强方案并配合双区折射率耦合激光器实现非归零码信号的全光时钟恢复,通过数学仿真研究了此时钟恢复系统在64 Gb/s非归零码系统中的性能表现。仿真结果表明,受益于时钟增强模块的高速特性,该系统完成高速非归零码信号... 采用一种新的时钟增强方案并配合双区折射率耦合激光器实现非归零码信号的全光时钟恢复,通过数学仿真研究了此时钟恢复系统在64 Gb/s非归零码系统中的性能表现。仿真结果表明,受益于时钟增强模块的高速特性,该系统完成高速非归零码信号时钟的全光恢复能达到较好的效果。 展开更多

关键词 时钟恢复 时钟增强 非线性光纤 双区折射率耦合激光器 非归零码

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2.5 Gbit/s光接收机电路的全集成 被引量：1

16

作者 陈莹梅 王志功 +1 位作者 章丽 熊明珍 《光通信研究》 北大核心 2005年第5期13-15,31,共4页

提供了应用于光纤传输系统同步数字体系(SDH)STM-16级别(2.5 Gb it/s)的全集成光接收机电路的设计。采用TSMC 0.25μm CMOS工艺进行流片。芯片对应于5μA的2.5 Gb it/s的PRBS输入码流(231-1),可恢复出一路1.25 GHz时钟,同时将2.5 Gb it/... 提供了应用于光纤传输系统同步数字体系(SDH)STM-16级别(2.5 Gb it/s)的全集成光接收机电路的设计。采用TSMC 0.25μm CMOS工艺进行流片。芯片对应于5μA的2.5 Gb it/s的PRBS输入码流(231-1),可恢复出一路1.25 GHz时钟,同时将2.5 Gb it/s的PRBS数据分接成4路625 Mb it/s数据,输出的时钟与数据均为标准的400 mV的PCML电平。芯片面积为1.04 mm×0.97 mm,电源电压为3.3 V时功耗为850 mW。 展开更多

关键词 光纤传输系统 时钟恢复电路 数据判决 1:4分接 电荷泵锁相环

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2.488 Gbit/s时钟数据恢复电路的设计

17

作者 杨丽燕 刘亚荣 王永杰 《半导体技术》 CSCD 北大核心 2017年第5期340-346,357,共8页

利用Cadence集成电路设计软件,基于SMIC 0.18μm 1P6M CMOS工艺,设计了一款2.488 Gbit/s三阶电荷泵锁相环型时钟数据恢复(CDR)电路。该CDR电路采用双环路结构实现,为了增加整个环路的捕获范围及减少锁定时间,在锁相环(PLL)的基础上增加... 利用Cadence集成电路设计软件,基于SMIC 0.18μm 1P6M CMOS工艺,设计了一款2.488 Gbit/s三阶电荷泵锁相环型时钟数据恢复(CDR)电路。该CDR电路采用双环路结构实现,为了增加整个环路的捕获范围及减少锁定时间,在锁相环(PLL)的基础上增加了一个带参考时钟的辅助锁频环,由锁定检测环路实时监控频率误差实现双环路的切换。整个电路由鉴相器、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器组成。后仿真结果表明,系统电源电压为1.8 V,在2.488 Gbit/s速率的非归零(NRZ)码输入数据下,恢复数据的抖动峰值为14.6 ps,锁定时间为1.5μs,功耗为60 mW,核心版图面积为566μm×448μm。 展开更多

关键词 时钟数据恢复(cdr)电路 双环路结构 锁相环(PLL) 压控振荡器(VCO) 相位抖动

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低功耗植入微系统自适应时钟数据恢复电路(英文)

18

作者 俞航 李琰 +3 位作者 姜来 纪震 闫平昆 王飞 《深圳大学学报（理工版）》 EI CAS 北大核心 2011年第2期143-146,共4页

设计一种超低功耗、适用于脉冲位置调制的时钟数据恢复电路.通过对电荷积分,将窄脉冲的时间间距转化为电压,可便捷地恢复精确同步的时钟和数据信号.为扩大可工作的数据率范围,数据恢复所需阈值电压根据输入信号自适应产生.采用CMOS 0.25... 设计一种超低功耗、适用于脉冲位置调制的时钟数据恢复电路.通过对电荷积分,将窄脉冲的时间间距转化为电压,可便捷地恢复精确同步的时钟和数据信号.为扩大可工作的数据率范围,数据恢复所需阈值电压根据输入信号自适应产生.采用CMOS 0.25μm工艺实现所设计的电路,通过仿真验证了其性能.该设计在输入数据率为45.5 kbit/s时,电路功耗仅为13μW. 展开更多

关键词 集成电路 互补金属氧化物半导体(CMOS) 时钟数据恢复 脉冲位置调制 电荷泵 低功耗设计

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基于高速SerDes中非等值尾电流源技术的新型高线性度相位插值器设计 被引量：6

19

作者 郭凯乐 王和明 +1 位作者 刘涛 陆德超 《空军工程大学学报（自然科学版）》 CSCD 北大核心 2020年第4期61-67,共7页

为解决高速串行接口(SerDes)中时钟数据恢复电路(CDR)的恢复时钟抖动较大的问题,设计了一种基于非等值尾电流源技术的新型高速高线性度相位插值器。该技术在分析相位插值器输入控制码和输出时钟相位产生非线性机理的基础上,通过计算晶... 为解决高速串行接口(SerDes)中时钟数据恢复电路(CDR)的恢复时钟抖动较大的问题,设计了一种基于非等值尾电流源技术的新型高速高线性度相位插值器。该技术在分析相位插值器输入控制码和输出时钟相位产生非线性机理的基础上,通过计算晶体管电路中插值器输出时钟相位与尾电流源权重的反函数关系,精确设计了相位插值器中尾电流源阵列参数,实现了高速率下相位插值器的高线性度关系,有效提高了CDR恢复时钟抖动性能。通过设计一款基于CMOS 65 nm工艺的22 Gb/s SerDes接收机对该技术进行了验证。电路后端仿真结果表明:相较于传统结构,该相位插值器线性度提高了55.1%,CDR恢复时钟的抖动性能提高了22.5%。 展开更多

关键词 时钟数据恢复电路 非等值电流源 相位差值器 线性度

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基于RS-485长距离数据传输系统设计 被引量：3

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作者 江洋 杨俊峰 宋克柱 《核电子学与探测技术》 CAS CSCD 北大核心 2013年第4期404-406,424,共4页

为了满足现在大型核物理实验中数据传输的需要,设计了一种基于RS-485、异步串口通信协议的长距离数据传输系统;系统采用现场可编程门阵列(Field programmable gate array,FPGA)作为主控芯片,在FPGA的内部实现异步串口通信协议编解码、... 为了满足现在大型核物理实验中数据传输的需要,设计了一种基于RS-485、异步串口通信协议的长距离数据传输系统;系统采用现场可编程门阵列(Field programmable gate array,FPGA)作为主控芯片,在FPGA的内部实现异步串口通信协议编解码、时钟数据恢复,同时使用RS485收发芯片Max3467来增强差分信号的驱动能力,提高了该系统在长距离数据传输中的可靠性;目前该系统可以20.48 Mbps的单线波特率在100 m双绞线电缆上实现无误码数据传输。 展开更多

关键词 现场可编程门阵列 数据传输 RS-485 时钟数据恢复 异步串口通信协议

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