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一种基于SCL结构的差分型PFD: 1; 作者赵光永罗岚吴建辉《广西师范大学学报（自然科学版）》 CAS 北大核心 2005年第1期54-57,共4页; 提出一种差分型鉴相/频器(PFD),此鉴相/频器可以大幅度降低死区现象,并且可以避免UP和DN信号同时为逻辑高电平,从而减小电荷泵电流失配对整个环路的影响,降低环路的假频效应.这种差分型PFD在高速、低抖动、低假频PLL中有着广泛的应用.... 展开更多; 关键词电子鉴相/频器 SCL结构抖动假频; 在线阅读下载PDF 职称材料

一种高性能鉴频鉴相器的设计被引量：4: 2; 作者吕荫学刘梦新 +1 位作者罗家俊叶甜春《半导体技术》 CAS CSCD 北大核心 2012年第7期538-543,共6页; 分析了电荷泵型锁相环中鉴相器和电荷泵的非理想因素及优化设计方法。基于台积电公司(TSMC)0.35μm 2层多晶硅4层金属(2P4M)CMOS工艺,设计了一种低杂散的鉴频鉴相器结构,该结构通过"自举"的方法,用单位增益放大器使充放电前... 展开更多; 关键词鉴频鉴相器锁相环电荷泵抖动非理想效应; 在线阅读下载PDF 职称材料

动态饱和鉴相鉴频器被引量：1: 3; 作者魏建军李春昌《西北工业大学学报》 EI CAS CSCD 北大核心 2010年第2期286-290,共5页; 在鉴相鉴频器的复位路径中插入可变延迟单元,利用反馈动态调节延迟时间,可消除死区并且不受环境变化的影响;采用多级鉴相鉴频器,可扩展鉴相鉴频器的工作范围,改善输入输出的非线性,提高鉴相鉴频性能。文章综合两者的优势,提出了一种动... 展开更多; 关键词动态监测器动态鉴频鉴相器可变延迟单元多级pfd 死区饱和输出; 在线阅读下载PDF 职称材料

一种新型SEU/SET加固鉴频鉴相器设计: 4; 作者陈吉华秦军瑞 +1 位作者赵振宇刘衡竹《国防科技大学学报》 EI CAS CSCD 北大核心 2009年第6期1-5,11,共6页; 分析验证了传统D触发器型PFD结构的SEE敏感性,提出了一种新型的SEU/SET加固鉴频鉴相器,SPICE模拟结果表明该结构功能正确,对于1GHz的时钟信号,鉴频鉴相的精度可达0.8rad。锁相环的整体模拟结果表明,抗辐照的PFD与传统的PFD相比,锁相环... 展开更多; 关键词单粒子瞬态单粒子翻转设计加固锁相环鉴频鉴相器; 在线阅读下载PDF 职称材料

一种低相位噪声的UHF频段小数分频频率综合器被引量：4: 5; 作者田荣倩李浩明 +3 位作者刘家瑞王晓锋王志宇虞小鹏《半导体技术》 CAS CSCD 北大核心 2018年第1期24-30,74,共8页; 提出并实现了一款采用相位噪声优化技术的特高频（UHF）频段小数分频频率综合器,其工作频率为0.8-1.6 GHz。采用死区消除技术减少了鉴频鉴相器和电荷泵的噪声对系统的影响。采用分布式变容管结构和二阶谐波滤除技术设计压控振荡器,使压... 展开更多; 关键词频率综合器特高频(UHF) 鉴频鉴相器(pfd) 压控振荡器(VCO) 相位噪声 Δ-Σ调制器; 在线阅读下载PDF 职称材料

6.5GHz锁相环单片集成电路设计被引量：2: 6; 作者汤晓东孟志朋《半导体技术》 CAS CSCD 北大核心 2014年第3期174-178,192,共6页; 设计了一个锁相环频率合成器芯片,该芯片可用在无线接收系统的发射上变频和下变频中实现本振功能。该芯片通过外接滤波器和压控振荡器,构成完整的锁相环频率合成器。芯片的结构包括低相噪数字鉴频鉴相器、可编程参考分频器、双模预分频... 展开更多; 关键词锁相环(PLL) 鉴频鉴相器(pfd) 分频器归一化本底噪声 SIGE; 在线阅读下载PDF 职称材料

锁相环敏感模块的单粒子效应与设计加固: 7; 作者鲍进华李博 +4 位作者曾传滨高林春毕津顺刘海南罗家俊《半导体技术》 CAS CSCD 北大核心 2015年第7期547-553,共7页; 应用于航天工程的锁相环（PLL）电路遭受太空高能粒子轰击时会发生单粒子效应（SEE）,引起电路失锁,对系统造成灾难性影响。分析了鉴频鉴相器（PFD）和分频器（DIV）模块的单粒子效应导致失锁的机理,运用改进的双互锁结构（DICE）的锁... 展开更多; 关键词锁相环(PLL) 鉴频鉴相器(pfd) 分频器(DIV) 单粒子效应(SEE) 设计加固(RHBD); 在线阅读下载PDF 职称材料

0.18μm CMOS工艺连续速率CDR电路设计: 8; 作者马庆培张长春 +2 位作者陈德媛刘蕾蕾郭宇锋《半导体技术》 CAS CSCD 北大核心 2013年第12期893-898,共6页; 采用标准0．18μmCMOS工艺，设计了一种连续速率时钟与数据恢复（CDR）电路。该CDR电路主要由半速率鉴频鉴相器、多频带环形压控振荡器、电荷泵和判决电路等模块组成。其中，半速率鉴频鉴相器主要由四个双边沿触发器组成，结构简单，功... 展开更多; 关键词时钟与数据恢复(CDR) 鉴频鉴相器(pfd) 压控振荡器(VCO) 电荷泵连续速率; 在线阅读下载PDF 职称材料

应用于有源相控阵的锁相环分频器设计: 9; 作者董飞翔何晴 +3 位作者李庄陶小辉曹锐桑磊《合肥工业大学学报（自然科学版）》 CAS 北大核心 2022年第2期203-207,共5页; 文章基于130 nm SiGe BiCMOS工艺设计实现了一种1×7的二分频器链,链路前四级采用电流型逻辑(current mode logic,CML)实现,后三级采用电压型逻辑(voltage mode logic,VML)实现;并设计了电平转换模块,解决2种形式电路匹配问题,实现... 展开更多; 关键词锁相环(PLL) 分频器压控振荡器(VCO) 鉴频鉴相器(pfd) 电荷泵(CP); 在线阅读下载PDF 职称材料

题名一种基于SCL结构的差分型PFD: 1; 作者赵光永罗岚吴建辉; 机构东南大学国家专用集成电路系统工程技术研究中心; 出处《广西师范大学学报（自然科学版）》 CAS 北大核心 2005年第1期54-57,共4页; 文摘提出一种差分型鉴相/频器(PFD),此鉴相/频器可以大幅度降低死区现象,并且可以避免UP和DN信号同时为逻辑高电平,从而减小电荷泵电流失配对整个环路的影响,降低环路的假频效应.这种差分型PFD在高速、低抖动、低假频PLL中有着广泛的应用.该电路基于Chartered0.25μmCMOS工艺,并用Hs-pice进行仿真,仿真结果表明,该PFD死区小于20ps,并且可以大大降低VCO控制电压的纹波.; 关键词电子鉴相/频器 SCL结构抖动假频; Keywords electronics phase frequency detector(pfd) SCL structure jitter spur; 分类号 TN763 [电子电信—电路与系统]; 在线阅读下载PDF 职称材料

题名一种高性能鉴频鉴相器的设计被引量：4: 2; 作者吕荫学刘梦新罗家俊叶甜春; 机构中国科学院微电子研究所; 出处《半导体技术》 CAS CSCD 北大核心 2012年第7期538-543,共6页; 文摘分析了电荷泵型锁相环中鉴相器和电荷泵的非理想因素及优化设计方法。基于台积电公司(TSMC)0.35μm 2层多晶硅4层金属(2P4M)CMOS工艺,设计了一种低杂散的鉴频鉴相器结构,该结构通过"自举"的方法,用单位增益放大器使充放电前后开关管各节点处的电压保持不变,从而消除了电荷共享的影响,减小了鉴相器的输出杂散。仿真结果表明相比于传统鉴相器结构,该鉴频鉴相器有效抑制了电荷共享问题,电荷泵开关管开启时的充放电电流尖峰大大减小了,鉴相前后的电压波动小于200μV,脉冲尖峰仅为3.07 mV,有效降低了鉴频鉴相器的输出杂散。; 关键词鉴频鉴相器锁相环电荷泵抖动非理想效应; Keywords phase frequency detector （pfd） phase lock loop （PLL） charge pump jitter nonideal effects; 分类号 TN763.3 [电子电信—电路与系统]; 在线阅读下载PDF 职称材料

题名动态饱和鉴相鉴频器被引量：1: 3; 作者魏建军李春昌; 机构西北工业大学计算机学院西安微电子技术研究所西安电子科技大学电子工程学院; 出处《西北工业大学学报》 EI CAS CSCD 北大核心 2010年第2期286-290,共5页; 基金国家863项目(2007aa010402) 国家自然科学基金(60573101)资助; 文摘在鉴相鉴频器的复位路径中插入可变延迟单元,利用反馈动态调节延迟时间,可消除死区并且不受环境变化的影响;采用多级鉴相鉴频器,可扩展鉴相鉴频器的工作范围,改善输入输出的非线性,提高鉴相鉴频性能。文章综合两者的优势,提出了一种动态饱和鉴相鉴频器,并把其应用在锁相环中,结果表明该电路在增加的功耗开销小于0.44%的情况下,使得锁相环的锁定时间减小了14%。; 关键词动态监测器动态鉴频鉴相器可变延迟单元多级pfd 死区饱和输出; Keywords calibration detectors calibrated phase frequency detector（pfd） variable delay circuit multilevel pfd dead-zone saturated output; 分类号 TN432.1 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名一种新型SEU/SET加固鉴频鉴相器设计: 4; 作者陈吉华秦军瑞赵振宇刘衡竹; 机构国防科技大学计算机学院; 出处《国防科技大学学报》 EI CAS CSCD 北大核心 2009年第6期1-5,11,共6页; 基金国家自然科学基金资助项目(60876024) 教育部"高性能微处理器技术"创新团队资助项目(IRT0614); 文摘分析验证了传统D触发器型PFD结构的SEE敏感性,提出了一种新型的SEU/SET加固鉴频鉴相器,SPICE模拟结果表明该结构功能正确,对于1GHz的时钟信号,鉴频鉴相的精度可达0.8rad。锁相环的整体模拟结果表明,抗辐照的PFD与传统的PFD相比,锁相环的电学性能没有改变,锁定时间保持一致。对传统D触发器型PFD和设计加固的PFD进行了遍历轰击模拟,结果显示,提出的抗辐照PFD加固效果非常明显,敏感节点的数目可以降低80%左右。; 关键词单粒子瞬态单粒子翻转设计加固锁相环鉴频鉴相器; Keywords SET（Single Event Transient） SEU（Single Event Upset） RHBD（Radiation-Hardening-By-Design） PLL（phase-Locked Loops） pfd（phase frequency detector）; 分类号 TP302.2 [自动化与计算机技术—计算机系统结构]; 在线阅读下载PDF 职称材料

题名一种低相位噪声的UHF频段小数分频频率综合器被引量：4: 5; 作者田荣倩李浩明刘家瑞王晓锋王志宇虞小鹏; 机构浙江大学电气工程学院浙江大学航空航天学院; 出处《半导体技术》 CAS CSCD 北大核心 2018年第1期24-30,74,共8页; 基金国家自然科学基金资助项目(61574125) 浙江省自然科学基金资助项目(LY16F040001) 中央高校基本科研业务费专项资金资助项目(2017QN81002); 文摘提出并实现了一款采用相位噪声优化技术的特高频（UHF）频段小数分频频率综合器,其工作频率为0.8-1.6 GHz。采用死区消除技术减少了鉴频鉴相器和电荷泵的噪声对系统的影响。采用分布式变容管结构和二阶谐波滤除技术设计压控振荡器,使压控振荡器获得了更低的相位噪声。采用新型的陷波滤波技术设计Δ-Σ调制器,进一步降低带内相位噪声和系统的杂散。采用TSMC 180 nm CMOS工艺进行了流片验证。测试结果表明该频率综合器在0.01,1和10 MHz频偏处的最大相位噪声分别为-95,-127和-146 dBc/Hz,杂散抑制低于-81 dBc,而频率综合器芯片的功耗仅为20 mW,芯片面积为2.5 mm×1.1 mm。; 关键词频率综合器特高频(UHF) 鉴频鉴相器(pfd) 压控振荡器(VCO) 相位噪声 Δ-Σ调制器; Keywords frequency synthesizer ultrahigh frequency （UHF） phase frequency detector （pfd） voltage controlled oscillator （VCO） phase noise Δ-Σ modulator; 分类号 TN432 [电子电信—微电子学与固体电子学] TN74 [电子电信—电路与系统]; 在线阅读下载PDF 职称材料

题名6.5GHz锁相环单片集成电路设计被引量：2: 6; 作者汤晓东孟志朋; 机构中国电子科技集团公司第十三研究所; 出处《半导体技术》 CAS CSCD 北大核心 2014年第3期174-178,192,共6页; 文摘设计了一个锁相环频率合成器芯片,该芯片可用在无线接收系统的发射上变频和下变频中实现本振功能。该芯片通过外接滤波器和压控振荡器,构成完整的锁相环频率合成器。芯片的结构包括低相噪数字鉴频鉴相器、可编程参考分频器、双模预分频与A计数器和B计数器构成的N分频器、低温漂基准源、高精度电荷泵和4个24 bit的寄存器等。基于0.35μm SiGe工艺,芯片面积为1.4 mm×1.7 mm,归一化本底噪声-222 dBc/Hz,6.5 GHz时电流约为23 mA。基于芯片宽射频输入范围的特点,很多高频系统可省略倍频器,从而简化系统结构,降低成本。; 关键词锁相环(PLL) 鉴频鉴相器(pfd) 分频器归一化本底噪声 SIGE; Keywords phase-locked loop(PLL) phase frequency detector(pfd) divider normalized background noise SiGe; 分类号 TN43 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名锁相环敏感模块的单粒子效应与设计加固: 7; 作者鲍进华李博曾传滨高林春毕津顺刘海南罗家俊; 机构中国科学院微电子研究所; 出处《半导体技术》 CAS CSCD 北大核心 2015年第7期547-553,共7页; 基金国家自然科学基金资助项目(11179003 61176095); 文摘应用于航天工程的锁相环（PLL）电路遭受太空高能粒子轰击时会发生单粒子效应（SEE）,引起电路失锁,对系统造成灾难性影响。分析了鉴频鉴相器（PFD）和分频器（DIV）模块的单粒子效应导致失锁的机理,运用改进的双互锁结构（DICE）的锁存器和冗余触发器电路分别对其进行设计加固（RHBD）,基于0.35μm CMOS工艺设计了加固的锁相环电路。仿真结果表明,加固PLL可以对输入20-40 MHz的信号完成锁定并稳定输出320-640 MHz的时钟信号。在250 f C能量单粒子轰击下加固后PFD模块不会造成PLL失锁,加固DIV模块的敏感节点数目降低了80%。; 关键词锁相环(PLL) 鉴频鉴相器(pfd) 分频器(DIV) 单粒子效应(SEE) 设计加固(RHBD); Keywords phase-locked loop（PLL） phase frequency detector（pfd） divider（DIV） single event effect（SEE） rad-hard by design（RHBD）; 分类号 TN432 [电子电信—微电子学与固体电子学] TN402 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名0.18μm CMOS工艺连续速率CDR电路设计: 8; 作者马庆培张长春陈德媛刘蕾蕾郭宇锋; 机构南京邮电大学电子科学与工程学院东南大学毫米波国家重点实验室; 出处《半导体技术》 CAS CSCD 北大核心 2013年第12期893-898,共6页; 基金国家自然科学基金资助项目(61076073) 中国博士后科学基金资助项目(2012M521126) +4 种基金 BK2012435) 南京邮电大学科学技术创新培训计划资助项目(SJD2012006); 文摘采用标准0．18μmCMOS工艺，设计了一种连续速率时钟与数据恢复（CDR）电路。该CDR电路主要由半速率鉴频鉴相器、多频带环形压控振荡器、电荷泵和判决电路等模块组成。其中，半速率鉴频鉴相器主要由四个双边沿触发器组成，结构简单，功耗和面积相应降低。多频带环形压控振荡器同时满足了较宽的调谐范围和较低的调谐增益，可以解决高振荡频率和低调谐增益之间的矛盾。电荷泵采用增益自举共源共栅放大器和互补开关电路结构，减小了各种非理想因素的影响。并行判决电路实现数据的1：2分接输出。仿真结果表明，该CDR电路能正常恢复622～3125Mbit／s的伪随机数据。版图尺寸为691μm×543μm。在1．8V电源电压下，输入伪随机速率3125Mbit／s时，功耗为120mW，恢复出的数据和时钟的抖动峰峰值分别为5．18和4．41ps。; 关键词时钟与数据恢复(CDR) 鉴频鉴相器(pfd) 压控振荡器(VCO) 电荷泵连续速率; Keywords clock and data recovery （CDR） phase frequency detector （pfd） voltage-controlled oscillator （VCO） charge pump continuous-rate; 分类号 TN492 [电子电信—微电子学与固体电子学]; 在线阅读下载PDF 职称材料

题名应用于有源相控阵的锁相环分频器设计: 9; 作者董飞翔何晴李庄陶小辉曹锐桑磊; 机构合肥工业大学电子科学与应用物理学院中国电子科技集团公司第三十八研究所; 出处《合肥工业大学学报（自然科学版）》 CAS 北大核心 2022年第2期203-207,共5页; 基金国家自然科学基金资助项目(40000009) 安徽省自然科学基金资助项目(10000007) 教育部新世纪优秀人才支持计划资助项目(NCET-00-0001)。; 文摘文章基于130 nm SiGe BiCMOS工艺设计实现了一种1×7的二分频器链,链路前四级采用电流型逻辑(current mode logic,CML)实现,后三级采用电压型逻辑(voltage mode logic,VML)实现;并设计了电平转换模块,解决2种形式电路匹配问题,实现链路前后的级联。此外完成了分频器链的版图设计,尺寸为1146×647μm^(2),并对分频器进行仿真实验,在20 GHz的输入信号下,得到156.25 MHz的信号输出,实现128分频。最后进行系统仿真,将该分频器链应用到锁相环(phase locked loop,PLL)系统的反馈回路中,当输入参考信号为156.25 MHz时,经过400 ns后PLL进入锁定状态,输出信号频率为20 GHz,实现了128倍的频率放大。; 关键词锁相环(PLL) 分频器压控振荡器(VCO) 鉴频鉴相器(pfd) 电荷泵(CP); Keywords phase locked loop(PLL) frequency divider voltage controlled oscillator(VCO) phase frequency detector(pfd) charge pump(CP); 分类号 TN911.8 [电子电信—通信与信息系统]; 在线阅读下载PDF 职称材料

	题名	作者	出处	发文年	被引量	操作
1	一种基于SCL结构的差分型PFD	赵光永罗岚吴建辉	《广西师范大学学报（自然科学版）》 CAS 北大核心	2005	0	在线阅读下载PDF 职称材料
2	一种高性能鉴频鉴相器的设计	吕荫学刘梦新罗家俊叶甜春	《半导体技术》 CAS CSCD 北大核心	2012	4	在线阅读下载PDF 职称材料
3	动态饱和鉴相鉴频器	魏建军李春昌	《西北工业大学学报》 EI CAS CSCD 北大核心	2010	1	在线阅读下载PDF 职称材料
4	一种新型SEU/SET加固鉴频鉴相器设计	陈吉华秦军瑞赵振宇刘衡竹	《国防科技大学学报》 EI CAS CSCD 北大核心	2009	0	在线阅读下载PDF 职称材料
5	一种低相位噪声的UHF频段小数分频频率综合器	田荣倩李浩明刘家瑞王晓锋王志宇虞小鹏	《半导体技术》 CAS CSCD 北大核心	2018	4	在线阅读下载PDF 职称材料
6	6.5GHz锁相环单片集成电路设计	汤晓东孟志朋	《半导体技术》 CAS CSCD 北大核心	2014	2	在线阅读下载PDF 职称材料
7	锁相环敏感模块的单粒子效应与设计加固	鲍进华李博曾传滨高林春毕津顺刘海南罗家俊	《半导体技术》 CAS CSCD 北大核心	2015	0	在线阅读下载PDF 职称材料
8	0.18μm CMOS工艺连续速率CDR电路设计	马庆培张长春陈德媛刘蕾蕾郭宇锋	《半导体技术》 CAS CSCD 北大核心	2013	0	在线阅读下载PDF 职称材料
9	应用于有源相控阵的锁相环分频器设计	董飞翔何晴李庄陶小辉曹锐桑磊	《合肥工业大学学报（自然科学版）》 CAS 北大核心	2022	0	在线阅读下载PDF 职称材料