数字VLSI电路测试技术-BIST方案 被引量：15

1

作者 高平 成立 +2 位作者 王振宇 祝俊 史宜巧 《半导体技术》 CAS CSCD 北大核心 2003年第9期29-32,共4页

分析了数字VLSI电路的传统测试手段及其存在问题,通过对比的方法,讨论了内建自测试(BIST)技术及其优点,简介了多芯片组件(MCM)内建自测试的目标、设计和测试方案。

关键词 数字VLSI电路 测试技术 bist 内建自测试 多芯片组件 超大规模集成

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约束输入精简的多扫描链BIST方案 被引量：15

2

作者 梁华国 刘军 +2 位作者 蒋翠云 欧阳一鸣 易茂祥 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2007年第3期371-375,共5页

运用有约束的输入精简、LFSR编码与折叠计数器技术,实现了对确定性测试集的压缩与生成.其主要优点是将多种测试方法有机地结合在一起,充分地发挥了各种方法在压缩测试数据方面的优势.与国际上同类方法相比,该方案需要的测试数据存储容... 运用有约束的输入精简、LFSR编码与折叠计数器技术,实现了对确定性测试集的压缩与生成.其主要优点是将多种测试方法有机地结合在一起,充分地发挥了各种方法在压缩测试数据方面的优势.与国际上同类方法相比,该方案需要的测试数据存储容量更少,测试应用时间明显缩短,总体性能得到提升;并且能够很好地适应于传统的EDA设计流. 展开更多

关键词 内建自测试 输入精简 线性反馈移位寄存器 折叠计数器 多扫描链 测试数据压缩

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基于二维测试数据压缩的BIST方案 被引量：8

3

作者 周彬 叶以正 李兆麟 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2009年第4期481-486,492,共7页

为了减少测试向量的存储需求,提出一种基于扭环计数器作为测试向量产生器的横向和竖向测试数据压缩的BIST方案.先利用经典的输入精简技术对测试集进行横向压缩,再对横向压缩之后的测试集进行竖向压缩.竖向压缩时利用一种有效的基于测试... 为了减少测试向量的存储需求,提出一种基于扭环计数器作为测试向量产生器的横向和竖向测试数据压缩的BIST方案.先利用经典的输入精简技术对测试集进行横向压缩,再对横向压缩之后的测试集进行竖向压缩.竖向压缩时利用一种有效的基于测试集嵌入技术的种子选择算法,将确定性的测试集压缩成很小的种子集.基于ISCAS89标准电路的实验结果表明,采用文中方案所实现的测试电路与已有方案相比:存储位数平均减少了44%,测试向量的长度平均减少了79%,硬件开销平均减少了41%. 展开更多

关键词 内建自测试 测试数据压缩 输入精简 扭环计数器

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并行折叠计数器的BIST方案 被引量：4

4

作者 梁华国 李鑫 +2 位作者 陈田 王伟 易茂祥 《电子学报》 EI CAS CSCD 北大核心 2012年第5期1030-1033,共4页

本文提出了一种新的基于初始状态的并行折叠计数结构,并给出了建议的多扫描链的BIST方案.与国际上同类方法相比,该方案需要更少的测试数据存储容量、更短的测试应用时间,其平均测试应用时间是同类方案的0.265%,并且能很好地适用于传统的... 本文提出了一种新的基于初始状态的并行折叠计数结构,并给出了建议的多扫描链的BIST方案.与国际上同类方法相比,该方案需要更少的测试数据存储容量、更短的测试应用时间,其平均测试应用时间是同类方案的0.265%,并且能很好地适用于传统的EDA设计流程. 展开更多

关键词 内建自测试 线性反馈移位寄存器 并行折叠计数器 多扫描链 测试数据压缩

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基于MRV原理的锁相环抖动BIST电路优化与实现 被引量：1

5

作者 蔡志匡 徐亮 +2 位作者 任力争 许浩博 时龙兴 《东南大学学报（自然科学版）》 EI CAS CSCD 北大核心 2014年第3期482-486,共5页

为解决传统基于游标原理锁相环片上抖动测量电路的问题,提出了一种基于多精度游标(MRV)原理的锁相环抖动内建自测试技术.该原理不仅能够大幅降低测量电路面积,同时能够有效保证测量精度,减少锁相环(PVT)的影响.将MRV原理运用在游标延时... 为解决传统基于游标原理锁相环片上抖动测量电路的问题,提出了一种基于多精度游标(MRV)原理的锁相环抖动内建自测试技术.该原理不仅能够大幅降低测量电路面积,同时能够有效保证测量精度,减少锁相环(PVT)的影响.将MRV原理运用在游标延时链(VDL)和游标振荡器(VRO)2种典型技术上.在VDL方案中,由单级延时链改进为两级延时链,分别采用粗细2种不同分辨率的延时单元;在VRO方案中,根据待测信号的范围,通过改变振荡器的控制信号,测量电路动态选择相应的分辨率.在TSMC 130 nm工艺下,分别对2种改进方案进行电路实现,并从分辨率、面积、测量范围、测量误差等方面进行对比分析. 展开更多

关键词 锁相环 内建自测试 多精度游标 抖动 游标延时链 游标振荡器

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基于折叠计算的多扫描链BIST方案

6

作者 梁华国 李扬 +4 位作者 李鑫 易茂祥 王伟 常郝 李松坤 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2013年第4期557-563,共7页

为了减少测试数据的存储需求并降低测试应用时间,提出一种以折叠计算为理论的多扫描链BIST方案.首先利用输入精简技术在水平方向上压缩测试集,确定相容扫描链,在测试过程中对相容扫描链中的数据进行广播;然后利用折叠计算理论对测试集... 为了减少测试数据的存储需求并降低测试应用时间,提出一种以折叠计算为理论的多扫描链BIST方案.首先利用输入精简技术在水平方向上压缩测试集,确定相容扫描链,在测试过程中对相容扫描链中的数据进行广播;然后利用折叠计算理论对测试集进行垂直方向上的压缩,使得同一折叠种子生成的相邻测试向量仅有1位不同,且在测试过程中测试向量并行移入多扫描链.在ISCAS标准电路上的实验结果表明,该方案的平均测试数据压缩率为95.07%,平均测试应用时间为之前方案的13.35%. 展开更多

关键词 折叠计算 内建自测试 多扫描链 测试应用时间

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一种基于测试数据两维压缩的BIST新方案

7

作者 刘军 梁华国 李扬 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2006年第10期1215-1219,共5页

为压缩内建自测试(BIST)期间所需测试数据存储容量,提出了一种新的基于测试数据两维压缩的BIST方案。建议方案首先使用多扫描链相容及重排的方法对测试集进行宽度压缩,然后使用折叠计数器方案进行长度压缩,该建议方案的结构与标准的扫... 为压缩内建自测试(BIST)期间所需测试数据存储容量,提出了一种新的基于测试数据两维压缩的BIST方案。建议方案首先使用多扫描链相容及重排的方法对测试集进行宽度压缩,然后使用折叠计数器方案进行长度压缩,该建议方案的结构与标准的扫描设计是相容的;试验结果表明,与其他BIST方案相比,建议方案的测试数据存储容量和测试时间都大量减少。 展开更多

关键词 内建自测试 测试数据压缩 折叠计数器 多扫描链

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基于折叠重排的低功耗BIST技术研究

8

作者 谈恩民 詹琰 刘建军 《计算机应用研究》 CSCD 北大核心 2011年第7期2583-2585,共3页

为了降低测试功耗,提出一种新的低功耗测试矢量方案,该方案增设了一个可编程的约翰逊计数器。这种技术首先对确定测试矢量进行编码得到LFSR矢量种子,然后对LFSR种子解码、重排得到新的测试矢量。通过ISCAS85实验结果表明,该技术能够改... 为了降低测试功耗,提出一种新的低功耗测试矢量方案,该方案增设了一个可编程的约翰逊计数器。这种技术首先对确定测试矢量进行编码得到LFSR矢量种子,然后对LFSR种子解码、重排得到新的测试矢量。通过ISCAS85实验结果表明,该技术能够改善测试矢量之间的线性相关性,大量减少测试矢量之间的跳变,达到降低功耗的目的。重点介绍了双重编码种子的方法和数据结果分析。 展开更多

关键词 内建自测试(bist) 约翰逊折叠计数器 线性反馈移位寄存器 低功耗

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基于折叠技术和统计码优化的BIST方案

9

作者 方祥圣 《计算机工程与应用》 CSCD 2013年第12期57-59,79,共4页

提出了一种综合测试数据压缩方案。它是在折叠压缩的基础上,利用统计码进行优化,二次压缩测试数据,给出了解压逻辑结构和状态转换图。实验结果证明该方案具有较高的压缩率,其平均压缩率在86.5%以上,明显优于近年来国内外同类方案。该方... 提出了一种综合测试数据压缩方案。它是在折叠压缩的基础上,利用统计码进行优化,二次压缩测试数据,给出了解压逻辑结构和状态转换图。实验结果证明该方案具有较高的压缩率,其平均压缩率在86.5%以上,明显优于近年来国内外同类方案。该方案原理简单,解压结构易于实现,是一种较为实用的BIST方案。 展开更多

关键词 折叠技术 统计码 测试集 内建自测试(bist)

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基于BIST软件测试思想的单元测试框架

10

作者 杨艳芳 徐拾义 《计算机工程》 EI CAS CSCD 北大核心 2005年第17期92-94,共3页

BIST是一种成熟的硬件可测性设计的方法,BIST软件测试思想则借用了该技术,它主要包括模板和自治测试部分两大基本结构。在该思想的指导下,整合测试用例、测试点、插装函数、测试报告等测试要素,提出了各个要素的存储或使用方式,以路径... BIST是一种成熟的硬件可测性设计的方法,BIST软件测试思想则借用了该技术,它主要包括模板和自治测试部分两大基本结构。在该思想的指导下,整合测试用例、测试点、插装函数、测试报告等测试要素,提出了各个要素的存储或使用方式,以路径覆盖为测试目标,提出了一种BIST软件自测试的测试框架。实践证明,该测试框架有利于BIST软件测试思想的进一步研究和实现。 展开更多

关键词 软件测试 bist 白盒测试 路径覆盖 测试框架

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基于BIST矩阵扫描的一种VLSI故障诊断策略

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作者 罗春桥 林争辉 《上海交通大学学报》 EI CAS CSCD 北大核心 2002年第12期1713-1716,共4页

针对规模大而复杂的 VLSI( Very Large Scale Integrated- Circuit)提出了一种新的基于BIST( Built- In Self- Test)的故障诊断策略 .它通过对触发器阵列扫描 ,可同时找出有故障的 CUT( Circuit Under Test)和测试码以及与之相应的响应 ... 针对规模大而复杂的 VLSI( Very Large Scale Integrated- Circuit)提出了一种新的基于BIST( Built- In Self- Test)的故障诊断策略 .它通过对触发器阵列扫描 ,可同时找出有故障的 CUT( Circuit Under Test)和测试码以及与之相应的响应 ,从而能应用传统的非 BIST设计故障诊断方法来定位故障门 .它克服了传统基于 BIST故障诊断方法中数据量大 ,或者由于使用经过压缩处理的数据而带来的不确定性等缺点 .电路结构简单可行 ,提供的相应算法也易于实现 . 展开更多

关键词 VLSI 诊断策略 超大规模集成电路 内建自测试 故障诊断 触发器阵列 矩阵扫描

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数字集成电路的混合模式内建自测试方法 被引量：13

12

作者 谢永乐 孙秀斌 +2 位作者 王玉文 胡兵 陈光 《仪器仪表学报》 EI CAS CSCD 北大核心 2006年第4期367-370,375,共5页

为以较少的硬件和测试时间开销获得对被测电路测试集的完全覆盖,提出一种基于扫描的数字集成电路混合模式内建自测试方法。通过对用作伪随机测试激励的线性反馈移位寄存器(LFSR)的结构和初态的选择以提高故障覆盖率和减少测试时间,对上... 为以较少的硬件和测试时间开销获得对被测电路测试集的完全覆盖,提出一种基于扫描的数字集成电路混合模式内建自测试方法。通过对用作伪随机测试激励的线性反馈移位寄存器(LFSR)的结构和初态的选择以提高故障覆盖率和减少测试时间,对上述伪随机测试中未能覆盖的故障,采用一种不用存储来生成确定性测试矢量的方法。对标准电路的实验证明可获得较高的测试效率,特别适合数字集成电路的内建自测试。 展开更多

关键词 集成电路测试 内建自测试 M序列

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基于内建自测技术的Mesh结构NoC无虚通道容错路由算法 被引量：8

13

作者 姚磊 蔡觉平 +2 位作者 李赞 张海林 王韶力 《电子学报》 EI CAS CSCD 北大核心 2012年第5期983-989,共7页

在Zhang's算法绕行思想的基础上,提出了一种2D-Mesh结构片上网络无虚通道容错路由算法,用于解决多故障节点情况下片上网络的无虚通道容错路由问题.算法利用内建自测试机制获取故障区域的位置信息,通过优化绕行策略来均衡故障区域周... 在Zhang's算法绕行思想的基础上,提出了一种2D-Mesh结构片上网络无虚通道容错路由算法,用于解决多故障节点情况下片上网络的无虚通道容错路由问题.算法利用内建自测试机制获取故障区域的位置信息,通过优化绕行策略来均衡故障区域周围链路的负载并减少部分数据的绕行距离.针对8×8的2D-Mesh网络的仿真表明,与Chen's算法相比,在故障区域大小为2×2,网络时延为70 cycles的情况下,随着故障区域位置的变化所提算法可提高1.2%到4.8%的网络注入率.且随着故障区域面积的扩大,所提算法在减少通信时延,提高网络吞吐量方面的作用更为明显. 展开更多

关键词 容错 片上网络 虚通道 内建自测

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一种基于格雷码的电路自测试序列分配算法 被引量：4

14

作者 孙海珺 王宣明 +1 位作者 卢晓博 邵志标 《计算机学报》 EI CSCD 北大核心 2011年第9期1697-1704,共8页

为了降低组合电路内建自测试的测试功耗，提出了一种基于格雷码的测试序列分配算法．分组式格雷码序列和种子序列相异或生成单跳变测试序列，根据电路的基本输入权重，合理分配测试序列位，减少了电路内部节点的跳变，有效降低了电路的... 为了降低组合电路内建自测试的测试功耗，提出了一种基于格雷码的测试序列分配算法．分组式格雷码序列和种子序列相异或生成单跳变测试序列，根据电路的基本输入权重，合理分配测试序列位，减少了电路内部节点的跳变，有效降低了电路的测试功耗．该算法应用在改进的布斯二阶乘法器的自测试中，根据不同的数据通道位宽，相对于传统自测试架构，测试功耗降低了35．6％～43．7％，并且不影响乘法器的性能．对ISCA85基准电路的测试结果表明，该算法降低了测试功耗，具有高的故障覆盖率和少的测试长度，与LFSR相比功耗下降了59．3％～97．3％，并且硬件开销小．实验结果表明，该算法有效降低了组合电路的测试功耗，特别适合于系统级芯片内部模块的内建自测试． 展开更多

关键词 功耗 内建自测试 权重 测试序列 格雷码

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模拟电路内建自测试故障特征提取与优化 被引量：16

15

作者 朱敏 杨春玲 孔德晶 《仪器仪表学报》 EI CAS CSCD 北大核心 2013年第1期200-207,共8页

针对电子装备中模拟电路内建自测试(built-in self test,BIST)的自动测试矢量生成需要引入数模和模数转换器,从而增加了硬件电路面积和测试测量误差,并增加了测试的复杂性、降低了系统的可靠性的缺点,提出一种模拟电路内建自测试故障特... 针对电子装备中模拟电路内建自测试(built-in self test,BIST)的自动测试矢量生成需要引入数模和模数转换器,从而增加了硬件电路面积和测试测量误差,并增加了测试的复杂性、降低了系统的可靠性的缺点,提出一种模拟电路内建自测试故障特征提取与优化方法。该方法是利用电子装备中自带的微控制器产生的方波作为模拟电路的自动测试矢量,并针对此自动测试矢量产生的输出响应进行分析,提取多维故障特征并优化的算法。该方法能够使得自动测试矢量生成复杂性降低,优化故障特征并通过故障隔离度计算公式使得故障的可隔离程度提高,精简故障特征样本,从而减少测试的复杂性和代价。最后,通过实验验证了所提出方法的正确性和有效性。 展开更多

关键词 内建自测试 模拟电路 故障检测 特征提取与优化

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NRS4000微处理器的可测试性设计 被引量：4

16

作者 张盛兵 高德远 《西北工业大学学报》 EI CAS CSCD 北大核心 1999年第3期344-349,共6页

现代先进微处理器有非常高的集成度和复杂度，又有寄存器堆、 Ｃａｃｈｅ等嵌入式部件，而且芯片管脚数相对较少，必须要有一定的自测试设计和其它的可测试性设计来简化测试代码，提高故障覆盖率。本文简要讨论了 Ｎ Ｒ Ｓ４０００ 微... 现代先进微处理器有非常高的集成度和复杂度，又有寄存器堆、 Ｃａｃｈｅ等嵌入式部件，而且芯片管脚数相对较少，必须要有一定的自测试设计和其它的可测试性设计来简化测试代码，提高故障覆盖率。本文简要讨论了 Ｎ Ｒ Ｓ４０００ 微处理器芯片的以边界扫描测试为主体，以自测试为补充的可测试性设计框架。着重介绍了芯片的边界扫描设计和芯片中译码控制器 Ｐ Ｌ Ａ 和微程序 Ｒ Ｏ Ｍ 以及采用内嵌 Ｒ Ａ Ｍ 结构的指令 Ｃａｃｈｅ 和寄存器堆的内建自测试设计。结果表明，这些可测试性设计大大缩短了测试代码的长度。 展开更多

关键词 微处理器 测试 边界扫描 可测试性设计 NRS4000

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系统级的可测性设计 被引量：6

17

作者 郭筝 郭炜 《计算机工程》 CAS CSCD 北大核心 2005年第20期202-204,共3页

随着IC设计的不断发展,SoC由于其可重用性而被广泛应用,这使得可测性设计(DFT)也被提高到系统级的高度。从顶层模块考虑,必须对不同模块采用不同的测试策略,合理分配测试资源。该文通过实例,提供了一种可行的系统级DFT方案。

关键词 可测性设计 内建自测 扫描测试

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FCT6芯片的内建自测试方法 被引量：1

18

作者 王巍 高德远 +2 位作者 牟澄宇 张盛兵 樊晓桠 《西北工业大学学报》 EI CAS CSCD 北大核心 2000年第3期352-356,共5页

FCT6芯片是一个集成了 Intel80 31微处理器及一些外围电路的嵌入式微控制器 ,它的集成度和复杂度高 ,又有嵌入式 RAM部件 ,而且芯片管脚数相对较少 ,必须要有一定的可测试性设计来简化测试代码 ,提高故障覆盖率。简要讨论了 FCT6芯片的... FCT6芯片是一个集成了 Intel80 31微处理器及一些外围电路的嵌入式微控制器 ,它的集成度和复杂度高 ,又有嵌入式 RAM部件 ,而且芯片管脚数相对较少 ,必须要有一定的可测试性设计来简化测试代码 ,提高故障覆盖率。简要讨论了 FCT6芯片的以自测试为核心的可测试性设计框架 ,着重介绍了内建自测试的设计与实现 ,即 :芯片中控制器 PLA和内嵌 RAM结构的内建自测试设计。测试代码开发过程中的仿真结果表明 ,这些可测试性设计大大缩短了测试代码的长度 ,并保证了满意的故障覆盖率。 展开更多

关键词 内建自测试 微处理器 测试 故障仿真 FCT6芯片

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数字IP芯核的多特征比较内建自测试方法(英文) 被引量：2

19

作者 谢永乐 王玉文 陈光 《四川大学学报（工程科学版）》 EI CAS CSCD 北大核心 2006年第6期153-158,共6页

由于不确知那些不属于IP芯核测试集的测试矢量的无故障响应,造成在伪随机测试下测试者无法获取被测IP芯核的无故障特征,上述事实构成了测试数字IP芯核的挑战之一。基于多特征检验原理,研究了适用于数字IP芯核的内建自测试(B IST)实现方... 由于不确知那些不属于IP芯核测试集的测试矢量的无故障响应,造成在伪随机测试下测试者无法获取被测IP芯核的无故障特征,上述事实构成了测试数字IP芯核的挑战之一。基于多特征检验原理,研究了适用于数字IP芯核的内建自测试(B IST)实现方法———MSCB IST。分析了多特征比较的故障混叠概率,并给出了其近似值。通过执行芯片上的多特征检查,显著降低了故障的潜隐性。MSCB IST无需存储多个无故障特征,支持并行的测试和特征检查,可以显著减少功能测试中的测试时间和降低故障混叠的概率。MSCB IST既可以用于确定性测试,也可以用于伪随机测试。 展开更多

关键词 IP芯核 内建自测试 伪随机测试 测试响应压缩

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并行折叠计数器状态向量选择生成 被引量：1

20

作者 易茂祥 余成林 +3 位作者 方祥圣 黄正峰 欧阳一鸣 梁华国 《计算机研究与发展》 EI CSCD 北大核心 2015年第11期2468-2475,共8页

测试模式生成对集成电路内建自测试(built-in self-test,BIST)的效率具有重要影响.现有的并行折叠计数器(parallel folding counter,PFC)只能实现状态向量(state vector,SV)的顺序折叠计算,导致大量冗余模式产生而限制了其在BIST中的应... 测试模式生成对集成电路内建自测试(built-in self-test,BIST)的效率具有重要影响.现有的并行折叠计数器(parallel folding counter,PFC)只能实现状态向量(state vector,SV)的顺序折叠计算,导致大量冗余模式产生而限制了其在BIST中的应用.提出一种支持状态向量选择生成的并行折叠计数器,采用固定的初始翻转控制向量(flip control vector,FCV),建立折叠距离与翻转控制向量的内在逻辑关系.通过位替换控制逻辑对折叠距离(folding distance,FD)的译码输出,控制折叠距离最低位对初始翻转控制向量的位替换,产生翻转控制向量;然后与种子向量执行"异或"运算,生成选择的状态向量,其中位替换控制电路可以进行逐级递推设计。理论分析与实验结果表明,与现有方案比较,建议的折叠计数器可以实现n位种子对应的n+1个状态向量的选择生成,显著降低BIST确定性测试生成时间,而硬件开销与现有的并行折叠计数器相当. 展开更多

关键词 内建自测试 并行折叠计数器 状态向量 折叠距离 选择生成 翻转控制向量

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