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一种前后台结合的Pipelined ADC校准技术
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作者 薛颜 徐文荣 +2 位作者 于宗光 李琨 李加燊 《半导体技术》 CAS 北大核心 2025年第1期46-54,共9页
针对Pipelined模数转换器(ADC)中采样电容失配和运放增益误差带来的非线性问题,提出了一种前后台结合的Pipelined ADC校准技术。前台校准技术通过对ADC量化结果的余量分析,补偿相应流水级的量化结果,后台校准技术基于伪随机(PN)注入的方... 针对Pipelined模数转换器(ADC)中采样电容失配和运放增益误差带来的非线性问题,提出了一种前后台结合的Pipelined ADC校准技术。前台校准技术通过对ADC量化结果的余量分析,补偿相应流水级的量化结果,后台校准技术基于伪随机(PN)注入的方式,利用PN的统计特性校准增益误差。本校准技术在系统级建模和RTL级电路设计的基础上,实现了现场可编程门阵列(FPGA)验证并成功流片。测试结果显示,在1 GS/s采样速率下,校准精度为14 bit的Pipelined ADC的有效位数从9.30 bit提高到9.99 bit,信噪比提高约4 dB,无杂散动态范围提高9.5 dB,积分非线性(INL)降低约10 LSB。 展开更多
关键词 Pipelined模数转换器(adc) 电容失配 增益误差 前台校准 后台校准
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集成双输入缓冲前端的4 GS/s 13位TI-Pipelined-SAR ADC
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作者 陈浩然 俞军 《电子科技大学学报》 北大核心 2025年第4期488-493,共6页
随着转换速率的提升,采样前端逐渐成为限制高速高精度模数转换器(ADC)性能的瓶颈。该文基于16 nm FinFET工艺设计了一款集成双输入缓冲前端的4 GS/s 13位时间交织-流水线逐次逼近型(TI-Pipelined-SAR)ADC。为降低多通道开关之间的串扰... 随着转换速率的提升,采样前端逐渐成为限制高速高精度模数转换器(ADC)性能的瓶颈。该文基于16 nm FinFET工艺设计了一款集成双输入缓冲前端的4 GS/s 13位时间交织-流水线逐次逼近型(TI-Pipelined-SAR)ADC。为降低多通道开关之间的串扰和通道内的回踢,提出了一种双输入缓冲前端结构;并采用通道间校准算法修正该结构引入的额外直流失调和增益失配。为提升采样速率,还提出了一种全CMOS快速导通的栅压自举采样电路。测试结果表明,该ADC在500 MHz输入信号频率下,实现了74.1 dBc的无杂散动态范围,信噪失真比达到了59.6 dB。 展开更多
关键词 模数转换器 输入缓冲前端 校准算法 栅压自举采样电路
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一种基于两步式SAR ADC架构的智能温度传感器
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作者 曹亦栋 陈雷 +3 位作者 初飞 李建成 张健 李全利 《半导体技术》 北大核心 2025年第6期603-611,共9页
针对高速接口芯片的局部结温监测问题,设计了一种基于两步式逐次逼近型模数转换器(SAR ADC)的片上智能温度传感器,该传感器可配合上位机实现对全芯片温度的实时监测,并输出数字温度码。电路对横向pnp管的基极-发射极电压进行采样,设计... 针对高速接口芯片的局部结温监测问题,设计了一种基于两步式逐次逼近型模数转换器(SAR ADC)的片上智能温度传感器,该传感器可配合上位机实现对全芯片温度的实时监测,并输出数字温度码。电路对横向pnp管的基极-发射极电压进行采样,设计了温度监测模块进行量化比较。电路采用了两步式SAR ADC进行10 bit数字温度码的转换输出,两步式SAR ADC通过调节电阻阵列实现粗量化,调节比较器输入管阵列进行细量化。电路基于28 nm CMOS工艺设计,模块面积为0.049 mm^(2)。仿真结果表明,27℃、1.8 V电源电压下温度传感器的最大动态功耗为379μW,在10 MHz参考时钟下的输出响应时间为37.1μs。测试结果表明,芯片温度为62.8~124.5℃时温度传感器温度测量的误差为±1.5℃。 展开更多
关键词 高速接口芯片 温度传感器 横向pnp管 温度监测模块 两步式逐次逼近型模数转换器(SAR adc)
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一种具有1~128倍可变增益放大器的低功耗Sigma⁃Delta ADC 被引量:1
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作者 聂勇 吴旦昱 +2 位作者 王丹丹 唐朝 吴霖真 《半导体技术》 CAS 北大核心 2024年第5期476-482,共7页
为满足传感器应用的低功耗需求,设计并实现了一种低功耗Sigma⁃Delta模数转换器(ADC)芯片。该ADC采用一阶全差分开关电容Sigma⁃Delta调制器,且集成了可编程增益放大器(PGA)和Bandgap;使用1.5 bit量化结构,相较于1 bit量化结构减小了3 dB... 为满足传感器应用的低功耗需求,设计并实现了一种低功耗Sigma⁃Delta模数转换器(ADC)芯片。该ADC采用一阶全差分开关电容Sigma⁃Delta调制器,且集成了可编程增益放大器(PGA)和Bandgap;使用1.5 bit量化结构,相较于1 bit量化结构减小了3 dB的量化误差;使用优化的反馈电路,减小了电容失配引入的误差;PGA采用轨到轨的运放电路拓扑,增大了整个芯片的电压适应范围。基于180 nm CMOS工艺对该ADC进行了设计和流片。测试结果表明:该Sigma⁃Delta ADC在采样频率512 kHz、过采样率(OSR)为256时,峰值信噪谐波失真比(SNDR)和有效位数(ENOB)分别为75.29 dB和12.21 bit,芯片功耗仅为0.92 mW。芯片能在2.3~5.5 V宽电源电压范围内正常工作,可实现最大128 V/V的增益。适用于小型传感器的信号测量应用,可以满足小型传感器低功耗、高精度的需求。 展开更多
关键词 模数转换器(adc) 全差分开关电容器 Sigma⁃Delta调制器 1.5 bit量化 低功耗 可编程增益放大器(PGA)
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一种16位110 dB无杂散动态范围的低功耗SAR ADC
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作者 邢向龙 王倩 +3 位作者 康成 彭姜灵 李清 俞军 《电子科技大学学报》 EI CAS CSCD 北大核心 2024年第2期185-193,共9页
该文设计了一款16位、转换速率为625 kS/s的逐次逼近寄存器型模数转换器(SAR ADC)。改进的采样保持电路结构,优化了采样线性度和噪声性能。采用分段结构设计电容型数模转换器并使用混合方式的电容切换方案,减小面积和能耗。利用扰动注... 该文设计了一款16位、转换速率为625 kS/s的逐次逼近寄存器型模数转换器(SAR ADC)。改进的采样保持电路结构,优化了采样线性度和噪声性能。采用分段结构设计电容型数模转换器并使用混合方式的电容切换方案,减小面积和能耗。利用扰动注入技术提升ADC的线性度。比较器采用两级积分型预放大器减小噪声,利用输出失调存储技术及优化的电路设计减小了比较器失调电压和失调校准引入的噪声,优化并提升了比较器速度。芯片采用CMOS 0.18μm工艺设计和流片,ADC核心面积为1.15 mm^(2)。测试结果表明,在1 kHz正弦信号输入下,ADC差分输入峰峰值幅度达8.8 V,信纳比为85.9 dB,无杂散动态范围为110 dB,微分非线性为-0.27/+0.32 LSB,积分非线性为-0.58/+0.53 LSB,功耗为4.31 mW。 展开更多
关键词 模数转换器 数模转换器 低噪声比较器 失调校准 采样保持 逐次逼近寄存器
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低精度ADC下无小区大规模MIMO系统的频谱效率研究 被引量:1
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作者 肖海林 何怡玲 +2 位作者 谢湘伟 胡智群 张中山 《信号处理》 CSCD 北大核心 2024年第8期1520-1530,共11页
无小区大规模多输入多输出(cell-free massive multiple-input multiple-output,CF-mMIMO)系统的覆盖区域内随机部署了大量分布式接入点(access points,APs)在同一时间频率资源中服务所有的用户,可显著提升系统通信容量,是6G网络中最具... 无小区大规模多输入多输出(cell-free massive multiple-input multiple-output,CF-mMIMO)系统的覆盖区域内随机部署了大量分布式接入点(access points,APs)在同一时间频率资源中服务所有的用户,可显著提升系统通信容量,是6G网络中最具潜力的使能技术之一。然而,大量AP处配备高精度模数转换器(analog-to-digital converters,ADCs)导致的高功耗与硬件成本,限制了CF-mMIMO系统的实际部署。为了有效地降低硬件成本,本文研究了低精度ADCs下CF-mMIMO系统的上行链路频谱效率(spectral efficiency,SE)。在不完美的信道估计下,利用加性量化噪声(additive quantization noise model,AQNM)模型和最大比合并(maximal ratio combining,MRC)接收机滤波器,推导了CF-mMIMO系统中用户上行可达速率的闭式表达式,并基于该表达式分析了AP数量、用户传输功率以及ADCs精度等系统参数对SE的影响。为了最大化CF-mMIMO系统的SE,提出了一种低精度ADCs下贪婪导频分配算法抑制导频污染。将导频分配建模为最大-最小导频优化问题,通过迭代更新速率最小用户的导频序列,使其所受导频污染的影响最小,从而最大化该用户的可达速率。最后,将配备低精度ADC的CFmMIMO系统与传统完美精度ADC系统进行性能比较。数值仿真结果表明,系统配备5位低精度ADCs时的SE逼近完美精度ADCs,增加AP端天线数可以弥补低精度ADCs导致的性能退化。此外,所提算法不仅有效抑制了导频污染,还缩小了用户之间的速率差距,提升了系统的95%用户SE。 展开更多
关键词 无小区大规模MIMO系统 低精度模数转换器 加性量化噪声模型 导频分配
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一种具有纹波消除技术的10 bit SAR ADC
7
作者 李硕 蔡孟冶 姜岩峰 《半导体技术》 CAS 北大核心 2024年第4期350-359,共10页
逐次逼近寄存器模数转换器(SAR ADC)在逐次逼近的过程中,电容的切换会使参考电压上出现参考纹波噪声,该噪声会影响比较器的判定,进而输出错误的比较结果。针对该问题,基于CMOS 0.5μm工艺,设计了一种具有纹波消除技术的10 bit SAR ADC... 逐次逼近寄存器模数转换器(SAR ADC)在逐次逼近的过程中,电容的切换会使参考电压上出现参考纹波噪声,该噪声会影响比较器的判定,进而输出错误的比较结果。针对该问题,基于CMOS 0.5μm工艺,设计了一种具有纹波消除技术的10 bit SAR ADC。通过增加纹波至比较器输入端的额外路径,将参考纹波满摆幅输入至比较器中;同时设计了消除数模转换器(DAC)模块,对参考纹波进行采样和输入,通过反转纹波噪声的极性,消除参考纹波对ADC输出的影响。该设计将信噪比(SNR)提高到56.75 dB,将有效位数(ENOB)提升到9.14 bit,将积分非线性(INL)从-1~5 LSB降低到-0.2~0.3 LSB,将微分非线性(DNL)从-3~4 LSB降低到-0.5~0.5 LSB。 展开更多
关键词 模数转换器(adc) 参考纹波消除 信噪比(SNR) 有效位数(ENOB) 积分非线性(INL) 微分非线性(DNL)
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高速低消耗数字插值滤波器设计
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作者 姚亚峰 王桐 +1 位作者 徐洋洋 辛拯宇 《湖南大学学报(自然科学版)》 北大核心 2025年第6期195-202,共8页
针对传统数字插值滤波器硬件资源消耗大、工作速度慢等问题,提出一种基于运算资源复用的改进数字插值滤波器的设计方法.该方法在多相数字插值滤波器的基础上,对滤波器架构进行了优化,实现核心运算资源的复用,可以明显降低电路资源消耗... 针对传统数字插值滤波器硬件资源消耗大、工作速度慢等问题,提出一种基于运算资源复用的改进数字插值滤波器的设计方法.该方法在多相数字插值滤波器的基础上,对滤波器架构进行了优化,实现核心运算资源的复用,可以明显降低电路资源消耗和功耗.提出的新型构架滤波器采用FPGA平台进行了原型验证,并与传统插值滤波器、多路并行插值滤波器和多相插值滤波器进行了对比.结果表明,改进滤波器所占用寄存器数量较传统结构减少65%,较多路并行结构减少73%,较多相结构减少28%;最大工作时钟频率较传统结构提升129%,较多路并行结构提升13.8%,功耗也要低于传统结构、多路并行结构,更适合高速、低消耗等应用场景. 展开更多
关键词 插值 数字滤波器 现场可编程门阵列(FPGA) 数模转换器 数字上变频
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ADC量化对同频全双工数字自干扰消除的误码率性能分析 被引量:14
9
作者 张志亮 罗龙 +3 位作者 邵士海 潘文生 沈莹 唐友喜 《电子与信息学报》 EI CSCD 北大核心 2013年第6期1331-1337,共7页
同频全双工由于在同时工作的收发通道上使用相同的频率资源,因此本地接收机需要进行自干扰消除。数字域干扰消除方法在模数转换器(ADC)器件采样后进行,ADC位数、干信比、量化判决准则直接影响干扰消除效果和系统误码性能。该文分析了AD... 同频全双工由于在同时工作的收发通道上使用相同的频率资源,因此本地接收机需要进行自干扰消除。数字域干扰消除方法在模数转换器(ADC)器件采样后进行,ADC位数、干信比、量化判决准则直接影响干扰消除效果和系统误码性能。该文分析了ADC位数、干信比、QAM调制误码性能三者的内在关系;推导了误码率的闭合表达式;仿真验证了数学推导的正确性和有效性。仿真结果表明,随着干信比的减小和ADC位数的增加,误码率性能呈宏观改善趋势,但从特定的微观片段来看,会出现性能波动,甚至会接近无量化误差的误码率性能。 展开更多
关键词 无线通信 干信比 模数转换器(adc) 数字干扰对消 全双工 误码率
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一种10位200kS/s 65nm CMOS SAR ADC IP核 被引量:9
10
作者 杨银堂 佟星元 +1 位作者 朱樟明 管旭光 《电子与信息学报》 EI CSCD 北大核心 2010年第12期2993-2998,共6页
该文基于65nm CMOS低漏电工艺,设计了一种用于触摸屏SoC的8通道10位200kS/s逐次逼近寄存器型(Successive Approximation Register,SAR)A/D转换器(Analog-to-Digital Converter,ADC)IP核。在D/A转换电路的设计上,采用"7MSB(Most-Sig... 该文基于65nm CMOS低漏电工艺,设计了一种用于触摸屏SoC的8通道10位200kS/s逐次逼近寄存器型(Successive Approximation Register,SAR)A/D转换器(Analog-to-Digital Converter,ADC)IP核。在D/A转换电路的设计上,采用"7MSB(Most-Significant-Bit)+3LSB(Least-Significant-Bit)"R-C混合D/A转换方式,有效减小了IP核的面积,并通过采用高位电阻梯复用技术有效减小了系统对电容的匹配性要求。在比较器的设计上,通过采用一种低失调伪差分比较技术,有效降低了输入失调电压。在版图设计上,结合电容阵列对称布局以及电阻梯伪电阻包围的版图设计方法进行设计以提高匹配性能。整个IP核的面积为322μm×267μm。在2.5V模拟电压以及1.2V数字电压下,当采样频率为200kS/s,输入频率为1.03kHz时,测得的无杂散动态范围(Spurious-Free Dynamic Range,SFDR)和有效位数(Effective Number Of Bits,ENOB)分别为68.2dB和9.27,功耗仅为440μW,测试结果表明本文ADC IP核非常适合嵌入式系统的应用。 展开更多
关键词 模数转换器(adc) 逐次逼近寄存器(SAR) 触摸屏SoC CMOS 低功耗
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高精度Σ-ΔADC中的数字抽取滤波器设计 被引量:7
11
作者 吴笑峰 刘红侠 +2 位作者 李迪 胡仕刚 石立春 《中南大学学报(自然科学版)》 EI CAS CSCD 北大核心 2010年第3期1037-1041,共5页
设计1个应用于高精度sigma-delta模数转换器(Σ-ΔADC)的数字抽取滤波器。数字抽取滤波器采用0.35μm工艺实现,工作电压为5V。该滤波器采用多级结构,由级联梳状滤波器、补偿滤波器和窄带有限冲击响应半带滤波器组成。通过对各级滤波器... 设计1个应用于高精度sigma-delta模数转换器(Σ-ΔADC)的数字抽取滤波器。数字抽取滤波器采用0.35μm工艺实现,工作电压为5V。该滤波器采用多级结构,由级联梳状滤波器、补偿滤波器和窄带有限冲击响应半带滤波器组成。通过对各级滤波器的结构、阶数以及系数进行优化设计,有效地缩小了电路面积,降低了滤波器的功耗。所设计的数字抽取滤波器通带频率为21.77kHz,通带波纹系数为±0.01dB,阻带增益衰减120dB。研究结果表明:该滤波器对128倍过采样、二阶Σ-Δ调制器的输出码流进行处理,得到的信噪失真比达102.8dB,数字抽取滤波器功耗仅为49mW,面积约为0.6mm×1.9mm,达到了高精度模数转换器的要求。 展开更多
关键词 Σ-Δadc模数转换器 调制器 降采样 数字滤波器
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基于TIADC的20 GS/s高速数据采集系统 被引量:63
12
作者 杨扩军 田书林 +1 位作者 蒋俊 曾浩 《仪器仪表学报》 EI CAS CSCD 北大核心 2014年第4期841-849,共9页
基于4片5GS/s的TIADC结构设计了20 GS/s高速数据采集系统,将之应用于数字示波器上。采用4片FPGA接收和存储采样数据的架构降低了系统成本,对多FPGA之间数据存储的同步问题进行了分析,并提出了基于TDC的同步解决方案;提出了基于正弦拟合... 基于4片5GS/s的TIADC结构设计了20 GS/s高速数据采集系统,将之应用于数字示波器上。采用4片FPGA接收和存储采样数据的架构降低了系统成本,对多FPGA之间数据存储的同步问题进行了分析,并提出了基于TDC的同步解决方案;提出了基于正弦拟合的TIADC误差校准算法,校准前后信号频谱的对比证明了校准算法有效性。实验结果表明,系统实现了20 GS/s的采样率。在输入500 MHz正弦信号时,系统的SNR为40.376 dB,ENOB为6.446 b,2.5 GHz正弦输入时ENOB仍然有6.085 b,给出了系统ENOB随频率变化曲线。实验数据表明系统技术指标处于国内领先水平。 展开更多
关键词 数据采集 数据同步 正弦拟合 并行采集 TIadc
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小面积、微功耗增量型Sigma-Delta ADC设计 被引量:5
13
作者 姚立斌 陈楠 韩庆林 《红外技术》 CSCD 北大核心 2015年第12期1011-1015,共5页
模拟数字转换器(ADC)是智能化传感器的一个重要组成部分。阵列型传感器应用对ADC的功耗及芯片面积都具有较高的要求,同时传感器本身特性要求ADC具有较高的精度,对阵列型传感器用ADC的设计提出了挑战。在分析各类型ADC的性能优劣势的基础... 模拟数字转换器(ADC)是智能化传感器的一个重要组成部分。阵列型传感器应用对ADC的功耗及芯片面积都具有较高的要求,同时传感器本身特性要求ADC具有较高的精度,对阵列型传感器用ADC的设计提出了挑战。在分析各类型ADC的性能优劣势的基础上,提出了应用增量型Sigma-Delta ADC来设计阵列型传感器应用。介绍了增量型Sigma-Delta ADC的架构设计以及电路设计,并在0.18?m CMOS工艺下流片。在40 k S/s的转换速度下,所设计的ADC达到了15 bit的精度,功耗为58?W,单个ADC的芯片面积为10?m×530?m。测试结果表明增量型Sigma-Delta ADC非常适合于阵列型传感器应用。 展开更多
关键词 模-数字转换器(adc) 增量型Sigma-Delta adc 微功耗电路设计
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24位ADC在地震数据采集中的应用 被引量:8
14
作者 何正淼 宋克柱 +3 位作者 汤家骏 王超 朱耀强 董立军 《数据采集与处理》 CSCD 北大核心 2005年第2期244-248,共5页
针对水下地震信号的特点,设计研制了一个24位分辨率精度、120dB动态范围的地震数据采集系统。通过采用基于Sigma-Delta技术的24位ADC芯片CS5372和配合使用的数字滤波芯片CS5376A,在一个采集板上实现了四个通道的数据采集。前端模拟处理... 针对水下地震信号的特点,设计研制了一个24位分辨率精度、120dB动态范围的地震数据采集系统。通过采用基于Sigma-Delta技术的24位ADC芯片CS5372和配合使用的数字滤波芯片CS5376A,在一个采集板上实现了四个通道的数据采集。前端模拟处理采用电荷放大器结构,后端控制和通信采用一片FPGA,实现了采集系统的高性能和高可靠性,同时采用DAC芯片CS4373实现系统的自检测试,为系统的可维护性提供方便。 展开更多
关键词 模数转换 动态范围 总谐波畸变 地震信号
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两种流水折叠分级式ADC及其结构比较 被引量:5
15
作者 孟晓胜 王百鸣 闫杰 《电子学报》 EI CAS CSCD 北大核心 2008年第8期1651-1654,1659,共5页
本文利用模拟余量和模拟余差研制出两种流水折叠分级式ADC,提出了两种电路改进结构——有余差转换和无余差转换,并通过动态性能的测试来对比分析两结构的优缺点.无余差转换的ADC+和由其复合构成的ADC的测试表明,性能分别达到2bits@40MSP... 本文利用模拟余量和模拟余差研制出两种流水折叠分级式ADC,提出了两种电路改进结构——有余差转换和无余差转换,并通过动态性能的测试来对比分析两结构的优缺点.无余差转换的ADC+和由其复合构成的ADC的测试表明,性能分别达到2bits@40MSPS ADC+和2+8bits@40MSPS ADC.对于实际制作的ADC电路,具体给出了结构图以及动态性能测试图. 展开更多
关键词 模数转换器 折叠 分级 模拟余差 模拟余量
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时间交替ADC系统的一种动态误差补偿方法 被引量:4
16
作者 张昊 师奕兵 王志刚 《仪器仪表学报》 EI CAS CSCD 北大核心 2009年第11期2279-2284,共6页
目前有许多方法被用于补偿或减少时间交替ADC系统各个通道失配带来的误差,但这类方法仅考虑了静态效果,没有提供一种测量时间交替ADC系统误差的有效方法,对SFDR提高非常有限,并且难以满足实时性的要求。本文采用由状态空间索引的误差表... 目前有许多方法被用于补偿或减少时间交替ADC系统各个通道失配带来的误差,但这类方法仅考虑了静态效果,没有提供一种测量时间交替ADC系统误差的有效方法,对SFDR提高非常有限,并且难以满足实时性的要求。本文采用由状态空间索引的误差表对时间交替ADC系统的输出进行校准。该方法将某一通道作为参考通道,对其它通道的误差进行测量并生成由时间交替ADC系统输出状态索引的误差表,利用该误差表对各个通道的输出进行动态校准。最后将该方法用于400 MSPS/12 bit高速数字化仪的校准,在输入幅度为1V的1MHz正弦信号时,高速数字化仪的杂散失真可降低20 dB。 展开更多
关键词 时间交替adc系统 模数转换器 无杂散动态范围 动态误差
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基于自动测试系统的ADC测试开发 被引量:16
17
作者 张建强 冯建华 冯建科 《仪器仪表学报》 EI CAS CSCD 北大核心 2007年第2期279-283,共5页
A/D转换器(ADC)是混合信号系统中的重要模块,是电子器件中的关键器件。随着器件时钟频率的不断提高,如何高效、准确地测试ADC的动态参数和静态参数是当今ADC测试研究的重点。本文阐述了ADC的静态和动态参数测试,并在自动测试系统的ADC... A/D转换器(ADC)是混合信号系统中的重要模块,是电子器件中的关键器件。随着器件时钟频率的不断提高,如何高效、准确地测试ADC的动态参数和静态参数是当今ADC测试研究的重点。本文阐述了ADC的静态和动态参数测试,并在自动测试系统的ADC测试过程中,深入分析了ADC测试环境的配置,从而实现了一种低成本、高可靠性的ADC计算机辅助测试方法,并在BC3192V50测试系统上得到了验证。 展开更多
关键词 模拟数字转换器 参数 计算机辅助测试
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用于16bit 100MS/s ADC的高精度参考电压产生电路 被引量:7
18
作者 陈珍海 于宗光 +3 位作者 李现坤 魏敬和 黄嵩人 苏小波 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2017年第3期127-132,180,共7页
设计了一种应用于16bit 100MS/s流水线模数转换器的输出可调参考电压产生电路.通过采用电流求和以及浮动电流源控制技术,设计了一种快速响应、高精度、输出电压可调的参考电压缓冲器.该缓冲器通过采用推挽输出和复制电路结构,在进一步... 设计了一种应用于16bit 100MS/s流水线模数转换器的输出可调参考电压产生电路.通过采用电流求和以及浮动电流源控制技术,设计了一种快速响应、高精度、输出电压可调的参考电压缓冲器.该缓冲器通过采用推挽输出和复制电路结构,在进一步提高输出参考电压的电源抑制比的同时,减小了输出阻抗.16bit 100MS/s模数转换器电路采用0.18μm 1P6M 1.8VCMOS工艺实现,测试结果表明,参考电压产生电路模块的功耗为23mW,面积为1.3mm×2.0mm,在-55℃~125℃范围内的温度系数为16×10^(-6)℃^(-1);整体模数转换器电路在全速采样条件下对于10.1MHz的输入信号得到的信噪比为76.3dB,无杂散动态范围为89.2dB,功耗为300mW,面积为3.5mm×5.0mm. 展开更多
关键词 流水线模数转换器 参考电压 电压缓冲器 高精度
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利用ADC输出码密度测量时钟抖动的仿真研究 被引量:3
19
作者 乔崇 阮福明 +2 位作者 何正淼 吴义华 王砚方 《中国科学技术大学学报》 CAS CSCD 北大核心 2006年第6期621-624,共4页
在已有的利用ADC采样研究时钟抖动基本模型的基础上,提出了利用ADC的输出码密度测量时钟抖动的修正模型.考虑了量化噪声的影响,利用信噪比关系,根据修正模型导出了最佳性能公式.最后通过MATLAB对这个修正模型进行了仿真验证,并指出可以... 在已有的利用ADC采样研究时钟抖动基本模型的基础上,提出了利用ADC的输出码密度测量时钟抖动的修正模型.考虑了量化噪声的影响,利用信噪比关系,根据修正模型导出了最佳性能公式.最后通过MATLAB对这个修正模型进行了仿真验证,并指出可以利用修正模型对实际测量结果进行修正. 展开更多
关键词 时钟抖动 模数转换 码密度 信噪比 量化噪声
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一种时间交替ADC时间失配误差自适应校正方法 被引量:20
20
作者 秦国杰 刘国满 +2 位作者 高梅国 傅雄军 许芃 《仪器仪表学报》 EI CAS CSCD 北大核心 2013年第12期2730-2735,共6页
时间失配误差是时间交替并行采集系统的失配误差中最主要且影响最大的误差。针对该问题,提出了一种基于Farrow结构分数延迟滤波器结合自适应估计对时间失配误差进行数字校正的方法。分数延迟滤波器可以在有限带宽信号采样点之间进行插... 时间失配误差是时间交替并行采集系统的失配误差中最主要且影响最大的误差。针对该问题,提出了一种基于Farrow结构分数延迟滤波器结合自适应估计对时间失配误差进行数字校正的方法。分数延迟滤波器可以在有限带宽信号采样点之间进行插值。该方法可以对奈奎斯特频率以内的输入信号进行补偿校正,同时适用于任意通道数的时间交替ADC。仿真结果表明,该方法能够对时间失配误差进行精确估计,同时能够有效地抑制杂散分量,校正效果良好。最后,在实际的时间交替采集系统中验证了该方法的有效性。 展开更多
关键词 时间交替adc 时间失配误差 Farrow结构分数延迟滤波器 自适应校正
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