期刊文献+
共找到13篇文章
< 1 >
每页显示 20 50 100
一种电力专用SOC的低功耗小面积ADPLL设计
1
作者 陶伟 汤文凯 +2 位作者 蒋小文 张培勇 黄凯 《半导体技术》 CAS 北大核心 2021年第4期269-273,309,共6页
智能电网电弧检测片上系统(SOC)芯片需要高性能的锁相环为其提供各种频率的时钟。设计了一种面积小、功耗低、输出频率范围大且锁定精度高的全部基于数字标准单元的全数字锁相环(ADPLL)。该ADPLL基于环形结构的全新的数控振荡器(DCO)设... 智能电网电弧检测片上系统(SOC)芯片需要高性能的锁相环为其提供各种频率的时钟。设计了一种面积小、功耗低、输出频率范围大且锁定精度高的全部基于数字标准单元的全数字锁相环(ADPLL)。该ADPLL基于环形结构的全新的数控振荡器(DCO)设计,通过控制与反相器并联的三态缓冲器的导通数量控制反相器电流进行频率粗调,使DCO具有1.2~2.6 GHz的调节范围。通过控制与反相器输出端并联逻辑门的导通数量控制其负载电容进行频率细调,并通过基于夹逼原理的控制字搜索算法找到DCO的最佳控制字。仿真结果表明,ADPLL锁定后输出时钟的均方根周期抖动控制在3 ps以内,并且其在55 nm CMOS工艺下的面积仅为60μm×60μm,功耗为1 m W左右。 展开更多
关键词 全数字锁相环(adpll) 数控振荡器(DCO) 小面积 周期抖动 功耗
在线阅读 下载PDF
Application of novel super-exponential iteration algorithm in underwater acoustic channel
2
作者 NING Xiaoling FU Bing +3 位作者 ZHANG Linsen QIU Jiahao ZHU Lei FENG Chengxu 《Journal of Systems Engineering and Electronics》 SCIE CSCD 2024年第5期1122-1131,共10页
A novel variable step-size modified super-exponential iteration(MSEI)decision feedback blind equalization(DFE)algorithm with second-order digital phase-locked loop is put forward to improve the convergence performance... A novel variable step-size modified super-exponential iteration(MSEI)decision feedback blind equalization(DFE)algorithm with second-order digital phase-locked loop is put forward to improve the convergence performance of super-exponential iteration DFE algorithm.Based on the MSEI-DFE algorithm,it is first proposed to develop an error function as an improvement to the error function of MSEI,which effectively achieves faster convergence speed of the algorithm.Subsequently,a hyperbolic tangent function variable step-size algorithm is developed considering the high variation rate of the hyperbolic tangent function around zero,so as to further improve the convergence speed of the algorithm.In the end,a second-order digital phase-locked loop is introduced into the decision feedback equalizer to track and compensate for the phase rotation of equalizer input signals.For the multipath underwater acoustic channel with mixed phase and phase rotation,quadrature phase shift keying(QPSK)and 16 quadrature amplitude modulation(16QAM)modulated signals are used in the computer simulation of the algorithm in terms of convergence and carrier recovery performance.The results show that the proposed algorithm can considerably improve convergence speed and steady-state error,make effective compensation for phase rotation,and efficiently facilitate carrier recovery. 展开更多
关键词 super-exponential decision feedback variable stepsize phase rotation digital phase-locked loop underwater acoustic channel
在线阅读 下载PDF
水声信道均衡算法比较研究 被引量:6
3
作者 裴晓黎 宁小玲 +1 位作者 刘忠 张建强 《计算机工程与应用》 CSCD 2014年第1期111-115,共5页
简述了自适应均衡算法和盲均衡算法在水声通信中的应用现状,以及典型的几种均衡算法。分别采用稀疏多径信道和混合相位信道对几种典型的自适应算法和盲均衡算法的均方误差(MSE)性能进行了仿真比较,结果显示,判决反馈均衡器(DFE)结构的... 简述了自适应均衡算法和盲均衡算法在水声通信中的应用现状,以及典型的几种均衡算法。分别采用稀疏多径信道和混合相位信道对几种典型的自适应算法和盲均衡算法的均方误差(MSE)性能进行了仿真比较,结果显示,判决反馈均衡器(DFE)结构的算法在以上复杂水声环境中均衡效果良好;采用稀疏多径相位旋转复信道对典型的自适应、盲均衡算法进行了仿真比较,结果表明,在相同的条件下,自适应算法受相位的影响较小,收敛速度快于盲均衡算法。消声水池实验表明了带二阶数字锁相环(DPLL)和DFE结构的均衡算法均具有较好的载波恢复性能,实现了对相位偏差的跟踪,提高了克服多径效应和多普勒频移补偿的能力。 展开更多
关键词 水声信道 自适应均衡 盲均衡 判决反馈 数字锁相环 digital phase-locked loop(DPLL)
在线阅读 下载PDF
自采样比例积分控制全数字锁相环的性能分析和实现 被引量:43
4
作者 李亚斌 彭咏龙 李和明 《中国电机工程学报》 EI CSCD 北大核心 2005年第18期64-69,共6页
提出了一种基于自采样比例积分(PI)控制的全数字锁相环(ADPLL),并对该锁相环进行了详细的理论分析和仿真验证,最后用现场可编程逻辑器件(FPGA)予以实现。由于采用了自采样比例积分控制策略,使该锁相环在不同的锁频点具有几乎相同形式的... 提出了一种基于自采样比例积分(PI)控制的全数字锁相环(ADPLL),并对该锁相环进行了详细的理论分析和仿真验证,最后用现场可编程逻辑器件(FPGA)予以实现。由于采用了自采样比例积分控制策略,使该锁相环在不同的锁频点具有几乎相同形式的传递函数,有利于理论分析和环路设计。理论分析、仿真验证和试验结果都表明该全数字锁相环具有环路参数设计简单、跟踪范围广、跟踪速度快、系统稳定性好、控制灵活等优点。该设计方案可以作为一个子系统或功能模块用来构成片上系统(SoC),用以提高控制系统的可靠性、简化系统的硬件结构。 展开更多
关键词 全数字锁相环 自采样 比例积分控制 现场可编程逻辑器件 片上系统
在线阅读 下载PDF
用于SVC数控系统的数字锁相环的设计与实现 被引量:4
5
作者 张志文 郭斌 +2 位作者 罗隆福 曾志兵 王伟 《电力系统及其自动化学报》 CSCD 北大核心 2011年第1期103-107,共5页
为减少在静止无功补偿(SVC)装置中晶闸管的触发误差,设计了一种基于FPGA(现场可编程门阵列)的全数字锁相环(ADPLL),并进行硬件电路测试。同时分析了全数字锁相环的各模块工作原理并进行了参数设计和电路仿真。最后在实验平台上进行了测... 为减少在静止无功补偿(SVC)装置中晶闸管的触发误差,设计了一种基于FPGA(现场可编程门阵列)的全数字锁相环(ADPLL),并进行硬件电路测试。同时分析了全数字锁相环的各模块工作原理并进行了参数设计和电路仿真。最后在实验平台上进行了测试。结果显示,该环路可稳定跟踪电网信号,可为SVC数字控制系统提供快速、稳定、高精度的同步信号。 展开更多
关键词 全数字锁相环 静止无功补偿装置 触发误差 现场可编程门阵列 同步信号
在线阅读 下载PDF
基于FPGA的改进型全数字锁相环的设计 被引量:6
6
作者 彭咏龙 路智斌 李亚斌 《电源技术》 CAS CSCD 北大核心 2015年第2期410-412,共3页
针对脉冲密度调制技术调节谐振逆变器输出功率时系统易失锁的问题,提出了一种改进型全数字锁相环,详细分析了这种全数字锁相环的工作原理。利用通用的现场可编程门阵列器件(FPGA)实现改进型全数字锁相环的片上系统设计。最后通过仿真... 针对脉冲密度调制技术调节谐振逆变器输出功率时系统易失锁的问题,提出了一种改进型全数字锁相环,详细分析了这种全数字锁相环的工作原理。利用通用的现场可编程门阵列器件(FPGA)实现改进型全数字锁相环的片上系统设计。最后通过仿真和实验证明,对于不同频率的跟踪信号,当起始相位误差约为最大值180°时经过10-11个输入信号周期系统就可以快速而准确的锁定。而当负载电流降至很小的值时改进锁相环的采样保持电路能够保证逆变器工作在谐振频率点附近,从而避免失锁。 展开更多
关键词 谐振逆变器 脉冲密度调制 全数字锁相环 现场可编程门阵列器件
在线阅读 下载PDF
一种基于FPGA的任意锁相倍频算法 被引量:2
7
作者 孙文胜 俞辉煌 刘玮 《电讯技术》 2007年第6期148-151,共4页
提出了一种基于FPGA的任意锁相倍频算法。通过对倍频系统总体结构的分析,提出了实现该算法的原理及其具体的设计方法,同时提供了一个基于FPGA器件完成的设计实例。仿真和实测结果表明了该算法的正确性及可实现性,并在实际的项目中验证... 提出了一种基于FPGA的任意锁相倍频算法。通过对倍频系统总体结构的分析,提出了实现该算法的原理及其具体的设计方法,同时提供了一个基于FPGA器件完成的设计实例。仿真和实测结果表明了该算法的正确性及可实现性,并在实际的项目中验证了该算法的良好性能。 展开更多
关键词 全数字锁相环 FPGA 倍频 分频
在线阅读 下载PDF
全数字锁相环实现的自适应低通滤波电路 被引量:2
8
作者 马胜前 杨阳 刘娟芳 《计算机工程与应用》 CSCD 2014年第3期181-184,共4页
提出了一种新的基于全数字锁相环的自适应低通滤波系统的结构和实现方法。输入信号经整形后产生方波信号,方波信号经FPGA实现的全数字锁相环锁相同步倍频后,再将同步倍频信号输入到开关电容滤波器MAX295的时钟输入端,通过该时钟信号来... 提出了一种新的基于全数字锁相环的自适应低通滤波系统的结构和实现方法。输入信号经整形后产生方波信号,方波信号经FPGA实现的全数字锁相环锁相同步倍频后,再将同步倍频信号输入到开关电容滤波器MAX295的时钟输入端,通过该时钟信号来控制滤波器的截止频率,从而实现滤波器频率的自动跟踪。介绍了系统设计原理,详细分析了FPGA实现全数字锁相环和锁相倍频的设计方法。通过实验验证了该系统的可行性和有效性,能够实现1 kHz至50 kHz的频率自跟踪倍频和滤波。 展开更多
关键词 现场可编程门阵列(FPGA) 全数字锁相环 自适应 开关电容滤波 低通滤波器
在线阅读 下载PDF
基于FPGA实现的变PI参数全数字锁相环 被引量:3
9
作者 彭咏龙 朱劲波 李亚斌 《电源技术》 CAS CSCD 北大核心 2016年第4期906-909,共4页
提出了一种变比例积分(PI)参数的全数字锁相环。与传统数字锁相环相比,该锁相环可根据相位误差的大小,自动调整PI参数,在保证系统稳定的前提下,提高了锁相的速度;同时由于环路采用比例积分控制,锁相环稳态无静差,输出抖动小。对提出的... 提出了一种变比例积分(PI)参数的全数字锁相环。与传统数字锁相环相比,该锁相环可根据相位误差的大小,自动调整PI参数,在保证系统稳定的前提下,提高了锁相的速度;同时由于环路采用比例积分控制,锁相环稳态无静差,输出抖动小。对提出的全数字锁相环进行了理论分析,并通过Quartus II软件仿真和现场可编程门阵列(FPGA)的硬件实验对该锁相环的性能进行了验证。实验表明,该数字锁相环锁相范围大、速度快、精度高,可用于有快速同步需求的场合,如新能源并网控制、脉宽调制整流器(PWM)。 展开更多
关键词 全数字锁相环 变PI参数控制 FPGA 同步信号
在线阅读 下载PDF
一种采用pipeline-ΔΣ时间-数字转换器的全数字锁相环
10
作者 王子轩 张聪 +4 位作者 耿鑫 丁浩 徐浩 郭宇锋 王嵘 《南京邮电大学学报(自然科学版)》 北大核心 2017年第6期44-49,共6页
提出了一种采用pipeline-ΔΣ时间-数字转换器的全数字锁相环。提出的pipeline-ΔΣ时间-数字转换器采用脉冲链结构的时间放大器实现了两级时间量化以及1.6ps的高分辨率。其中,MASH1-1-1结构的ΔΣ调制器实现了三阶噪声整形的效果。该... 提出了一种采用pipeline-ΔΣ时间-数字转换器的全数字锁相环。提出的pipeline-ΔΣ时间-数字转换器采用脉冲链结构的时间放大器实现了两级时间量化以及1.6ps的高分辨率。其中,MASH1-1-1结构的ΔΣ调制器实现了三阶噪声整形的效果。该全数字锁相环电路采用0.13μm CMOS工艺进行了流片,测试结果显示:芯片总功耗为12mW,带内和带外相位噪声分别为-91dBc/Hz@10kHz和-128dBc/Hz@1MHz,RMS抖动和峰峰抖动值分别为2.9ps和21.5ps。 展开更多
关键词 ΔΣ时间-数字转换器 流水线型时间-数字转换器 噪声整形 全数字锁相环
在线阅读 下载PDF
应用于全数字锁相环的时间数字转换器设计 被引量:6
11
作者 张陆 张长春 +2 位作者 李卫 郭宇锋 方玉明 《南京邮电大学学报(自然科学版)》 北大核心 2014年第1期47-52,共6页
采用标准0.18μm CMOS工艺,设计了一种应用于全数字锁相环中检测相位差大小的时间数字转换电路(TDC)。针对传统TDC电路的不足,通过加入上升沿检测电路,扩大计数器位宽,使得TDC电路不仅能完成时数转换的基本功能,而且提高了时数转换的准... 采用标准0.18μm CMOS工艺,设计了一种应用于全数字锁相环中检测相位差大小的时间数字转换电路(TDC)。针对传统TDC电路的不足,通过加入上升沿检测电路,扩大计数器位宽,使得TDC电路不仅能完成时数转换的基本功能,而且提高了时数转换的准确性,扩大了测量范围。该设计完成了RTL级建模、仿真、综合及布局布线等整个流程。仿真结果表明,该TDC电路工作正常,在1.8 V电源电压下,功耗为10 mW,能达到的分辨率约为0.3 ns,版图尺寸为255μm×265μm。 展开更多
关键词 专用集成电路 全数字锁相环 时间数字转换器 相位检测
在线阅读 下载PDF
频率分辨率改进型数控振荡器的设计
12
作者 戴煊 金晶 +1 位作者 张微成 周健军 《上海交通大学学报》 EI CAS CSCD 北大核心 2010年第2期218-222,共5页
设计了一个应用于四频带全球移动通信系统(GSM)收发机的频率分辨率改进型数控振荡器.提出了一种新型串联开关变容管模型并进行理论分析,将其应用在振荡器的精确调谐电容阵列中,验证了其对频率分辨率增强的性能.设计采用90 nm互补金属氧... 设计了一个应用于四频带全球移动通信系统(GSM)收发机的频率分辨率改进型数控振荡器.提出了一种新型串联开关变容管模型并进行理论分析,将其应用在振荡器的精确调谐电容阵列中,验证了其对频率分辨率增强的性能.设计采用90 nm互补金属氧化物半导体工艺,当谐振在3.1 GHz时,数字加抖前的频率分辨率达到1.6 kHz,距中心频率20 MHz处的相位噪声为-152dBc/Hz,功耗8.16 mW.仿真表明,该频率分辨率改进型数控振荡器满足四频带GSM收发机的要求,适于应用在全数字锁相环中. 展开更多
关键词 数控振荡器 全数字锁相环 频率分辨率 金属氧化物半导体变容管
在线阅读 下载PDF
J-TEXT动态扰动场交流电源控制系统设计
13
作者 郑茂岳 饶波 +1 位作者 易斌 丁永华 《核聚变与等离子体物理》 CAS CSCD 北大核心 2014年第3期259-264,共6页
对J-TEXT动态扰动场交流电源及其控制系统进行了介绍,重点对基于FPGA全数字锁相环的逆变控制单元进行了分析、设计和优化。给出了动态扰动场交流电源及其逆变控制单元的测试和实验结果。结果表明该设计的交流电源控制系统能够满足物理... 对J-TEXT动态扰动场交流电源及其控制系统进行了介绍,重点对基于FPGA全数字锁相环的逆变控制单元进行了分析、设计和优化。给出了动态扰动场交流电源及其逆变控制单元的测试和实验结果。结果表明该设计的交流电源控制系统能够满足物理实验对电源输出电流频率、相位调节的需求,能够保证电源的可靠、稳定运行。 展开更多
关键词 扰动场 交流电源 控制系统 全数字锁相环 现场可编程逻辑器件(FPGA)
在线阅读 下载PDF
上一页 1 下一页 到第
使用帮助 返回顶部