蒙哥马利模乘算法改进及硬件实现

1

作者 任仕伟 王华阳 +1 位作者 郝越 薛丞博 《北京理工大学学报》 EI CAS CSCD 北大核心 2024年第3期306-311,共6页

在嵌入式和物联网等领域的加密应用场景中,需要在加密实现的性能和资源消耗之间找到综合效率最佳的平衡点.模乘法器是Rivest-Shamir-Adleman算法(RSA)和椭圆曲线密码(ECC)等公钥密码算法的核心运算模块,其资源占用和运算速度直接影响上... 在嵌入式和物联网等领域的加密应用场景中,需要在加密实现的性能和资源消耗之间找到综合效率最佳的平衡点.模乘法器是Rivest-Shamir-Adleman算法(RSA)和椭圆曲线密码(ECC)等公钥密码算法的核心运算模块,其资源占用和运算速度直接影响上层密码算法的整体性能.本文提出高效低延迟的蒙哥马利模乘算法可以有效降低运算量,减少硬件设计的复杂度,结合使用提出的5-2低延迟加法器进一步降低模乘法器的关键路径长度,从而提高算法的运行效率.在Xilinx-K7系列平台上实现的1024位模乘运算模块系统主频可达278 MHz,同时面积时间积(ATP)比已有同类算法提高了15%以上,综合效率表现最优.结果表明,改进后的蒙哥马利模乘算法硬件资源消耗低,适用于物联网等轻量级密码系统. 展开更多

关键词 加密算法 模乘 蒙哥马利 保留进位加法器

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32位快速乘法器的设计 被引量：2

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作者 詹文法 汪国林 +1 位作者 杨羽 张珍 《合肥工业大学学报（自然科学版）》 CAS CSCD 2004年第9期1099-1102,共4页

高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法... 高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法器,采用了Booth编码、4-2压缩器、Wallace树算法以及超前进位加法器等多种算法和技术,在节约面积的同时,获得了高速度的性能。 展开更多

关键词 乘法器 BOOTH编码 超前进位加法器 Wallace树算法

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RSA密码系统有效实现算法 被引量：6

3

作者 王许书 李占才 曲英杰 《小型微型计算机系统》 CSCD 北大核心 2002年第5期577-579,共3页

本文提出了实现 RSA算法的一种快速、适合于硬件实现的方案 ,在该方案中 ,我们使用加法链将求幂运算转化为求平方和乘法运算并大大降低了运算的次数 ,使用 Montgomery算法将模 N乘法转化为模 R(基数 )的算法 ,模 R乘积的转化 。

关键词 密码系统 RSA算法 加法链 MONTGOMERY算法 网络安全 数据加密 计算机网络

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一种高效结构的多输入浮点加法器在FPGA上的实现 被引量：5

4

作者 杜勇 陈健 +1 位作者 朱亮 韩方景 《计算机工程与科学》 CSCD 2006年第1期110-111,118,共3页

传统的多输入浮点加法运算是通过级联二输入浮点加法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而越来越难以满足需要进行高速数字信号处理的需求。本文提出了一种适合在FPGA上实现的浮点数据格式和可以在四级... 传统的多输入浮点加法运算是通过级联二输入浮点加法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而越来越难以满足需要进行高速数字信号处理的需求。本文提出了一种适合在FPGA上实现的浮点数据格式和可以在四级流水线内完成的一种高效多输入浮点加法器结构,并给出了在Xilinx公司Virtex系列芯片上的测试数据。 展开更多

关键词 浮点加法器 多输入 FPGA 高效算法

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位流运算研究及应用 被引量：1

5

作者 唐圣学 何怡刚 +4 位作者 郭杰荣 李宏民 黄姣英 刘美容 刘慧 《中国电机工程学报》 EI CSCD 北大核心 2007年第27期67-71,共5页

提出了运用数字电路技术直接处理一位Σ-△编码位流信号的新方法。首先,提出了处理位流编码的2个基本模块:位流加法器和乘法器;然后,利用基本模块可以方便组成积分器、滤波器等电路。研究了位流加法器和乘法器的基本原理,提出了可实现... 提出了运用数字电路技术直接处理一位Σ-△编码位流信号的新方法。首先,提出了处理位流编码的2个基本模块:位流加法器和乘法器;然后,利用基本模块可以方便组成积分器、滤波器等电路。研究了位流加法器和乘法器的基本原理,提出了可实现电路。采用位流信号直接处理器,可以避免在位流信号和多位信号之间的转换;其次,可以有效地节约信号的物理布线;最后,位流处理器具有比Nyquist采样率处理器更少的硬件电路资源。直流电机PI控制仿真实验表明:该电路可行、具有很高的效率。 展开更多

关键词 ∑-△调制 位流运算 位流加法器 直流电机

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一种新型的基于Montgomery的模幂器结构 被引量：2

6

作者 张远洋 李峥 +1 位作者 杨磊 张少武 《计算机工程》 CAS CSCD 北大核心 2007年第16期211-213,共3页

大数模乘是许多公钥密码体制的核心运算,也是运算效率提高的瓶颈。基于Montgomery模乘算法,该文提出了一种改进的快速模乘及其模幂算法,由于采用了新的booth编码,算法的循环次数减少近一半,因此性能提高近一倍。模幂器采用新型的保留进... 大数模乘是许多公钥密码体制的核心运算,也是运算效率提高的瓶颈。基于Montgomery模乘算法,该文提出了一种改进的快速模乘及其模幂算法,由于采用了新的booth编码,算法的循环次数减少近一半,因此性能提高近一倍。模幂器采用新型的保留进位加法器(CSA)树,此结构无须对每次模乘的结果求和。实验表明,在97MHz时钟频率下,1 024-bit模幂器的波特率为184Kb/s,适合于设计高速的公钥密码协处理器。 展开更多

关键词 Montgomery模乘算法 保留进位加法器 RSA

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基于跳跃式Wallace树的低功耗32位乘法器 被引量：8

7

作者 李伟 戴紫彬 陈韬 《计算机工程》 CAS CSCD 北大核心 2008年第17期229-231,共3页

为了提高乘法器的综合性能,从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积,利用跳跃式Wallace树结构进行部分积压缩,通过改进的LING加法器对压缩结果进行求和。在FPGA上进行验证与测试,并在0.18μm SMIC工艺下... 为了提高乘法器的综合性能,从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积,利用跳跃式Wallace树结构进行部分积压缩,通过改进的LING加法器对压缩结果进行求和。在FPGA上进行验证与测试,并在0.18μm SMIC工艺下进行逻辑综合及布局布线。结果表明,与采用传统Wallace树结构的乘法器相比,该乘法器的延时减少了29%,面积减少了17%,功耗降低了38%,能够满足高性能的处理要求。 展开更多

关键词 BOOTH算法 跳跃式Wallace树 乘法器 LING加法器

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多输入浮点加法器算法研究 被引量：1

8

作者 杜勇 韩方剑 +1 位作者 韩方景 张长隆 《计算机工程与科学》 CSCD 2006年第10期87-88,97,共3页

本文介绍了浮点加法器(FPA)的基本运算步骤,归纳阐述了传统的多输入浮点加法器算法,提出了一种改进的并行多输入浮点加法器算法。采用这种改进的算法可以有效地提高运算速度并减少逻辑资源。

关键词 浮点加法器 多输入 高速算法

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32位快速乘法器设计 被引量：3

9

作者 胡皓 赵文亮 罗熙 《电子测量技术》 2006年第5期190-192,共3页

本文介绍了一种通过符号位扩展,可以分别完成32位有符号/无符号二进制数乘法的高性能乘法器设计。该乘法器采用高基Booth算法,简化部分积的符号扩展,通过采用较之常规Wallace树具有更规则和更简洁的连接复杂度的阵列结构以及一种新型超... 本文介绍了一种通过符号位扩展,可以分别完成32位有符号/无符号二进制数乘法的高性能乘法器设计。该乘法器采用高基Booth算法,简化部分积的符号扩展,通过采用较之常规Wallace树具有更规则和更简洁的连接复杂度的阵列结构以及一种新型超前进位加法器来进一步提高乘法器的运算速度。整个设计采用4级流水线结构,在FPGA上进行了验证,并成功地应用于时/频联合均衡器工作中。 展开更多

关键词 乘法器 高基Booth算法 新型超前进位加法器

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一种Montgomery模乘算法的改进方案及实现

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作者 项玮 郭立 白雪飞 《计算机工程与应用》 CSCD 北大核心 2004年第36期115-117,共3页

在RSA密码体系中,常用Montgomery算法进行快速模乘运算,该文提出了一种Montgomery模乘算法的硬件改进方案,该方案通过减少一个加法器和一个移位寄存器并预先计算两个值,从而大大减少了硬件电路的复杂性,并加快了硬件的加、解密速度。

关键词 RSA算法 MONTGOMERY算法 加法器 寄存器

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超级流水S进制PRNS数母全加器 被引量：3

11

作者 祝明 王玉祥 《计算机学报》 EI CSCD 北大核心 1997年第5期427-432,共6页

本文是文献［１，２］的续篇．作者在该ＰＲＮＳ数母全加器的研制中采用了与文献［１］不同的算法，避免了溢出判别变量Ｖｉ１表达式过长和工程实现上的困难．另外在设计和实现中还采用了超级流水技术，使得３３６进制的数母全加器的操... 本文是文献［１，２］的续篇．作者在该ＰＲＮＳ数母全加器的研制中采用了与文献［１］不同的算法，避免了溢出判别变量Ｖｉ１表达式过长和工程实现上的困难．另外在设计和实现中还采用了超级流水技术，使得３３６进制的数母全加器的操作周期仅有７ｕｓ，即最高时钟频率达１４３ＭＨｚ． 展开更多

关键词 PRNS 加法算法 数母全加器 计算机 结构

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基于FPGA的流水线珠算加法器设计 被引量：6

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作者 王悦 陈涛 《科学技术与工程》 北大核心 2013年第32期9730-9733,9737,共5页

在图像处理、数字信号处理等领域需要用到大量加法运算,加法器运算性能对整个系统影响重大。根据操作模型原理,采用珠算算法设计了一个流水结构的并行高速硬件加法器;并在Xilinx Virtex-II的FPGA上实现了设计方案。在FPGA上集成8个处理... 在图像处理、数字信号处理等领域需要用到大量加法运算,加法器运算性能对整个系统影响重大。根据操作模型原理,采用珠算算法设计了一个流水结构的并行高速硬件加法器;并在Xilinx Virtex-II的FPGA上实现了设计方案。在FPGA上集成8个处理单元完成并行计算,处理单元运用流水线结构,提高运算频率;并采用数据调度模块解决流水线上"数据相关"问题。仿真结果表明,32位珠算加法器平均运算仅需0.712 ns,其速度是32位串行加法器的8.771倍,是32位并行加法器的1.588倍。这对于进一步优化实现硬件乘法器,甚至最终实现硬件除法器提供了研究空间。 展开更多

关键词 加法器 珠算口诀 流水线 数据相关 FPGA

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PRNS──有权剩余数系统 被引量：3

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作者 G.,EV 王玉祥 《计算机学报》 EI CSCD 北大核心 1994年第8期624-629,共6页

本文提出的ＰＲＮＳ（Ｐｏｓｉｔｉｏｎａｌ－ＲｅｓｉｄｕｅＮｕｍｂｅｒＳｙｓｔｅｍ）是一种有权和无权两种记数制相嵌套而构成的层次结构记数制．根据ＰＲＮＳ原理可以构造比传统二进制系统快许多倍的算术处理机．本文阐述了ＰＲＮ... 本文提出的ＰＲＮＳ（Ｐｏｓｉｔｉｏｎａｌ－ＲｅｓｉｄｕｅＮｕｍｂｅｒＳｙｓｔｅｍ）是一种有权和无权两种记数制相嵌套而构成的层次结构记数制．根据ＰＲＮＳ原理可以构造比传统二进制系统快许多倍的算术处理机．本文阐述了ＰＲＮＳ的基本概念、原理和加法算法。 展开更多

关键词 有权剩余系统 全加器 PRNS

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复合神经网络高精度分类算法研究

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作者 张一斌 《长沙电力学院学报（自然科学版）》 2005年第1期41-43,共3页

提出了一种复合神经网络的算法模型,用该模型训练全加器(FA)获得了高精度分类结果。计算机仿真结果表明了该模式分类与模式识别中的有效性和潜在的应用价值。

关键词 复合神经网络 算法 模式处理 全加器 仿真结果

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全流水架构MD5算法在拟态计算机上的实现及改进 被引量：7

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作者 谭健 周清雷 +1 位作者 斯雪明 李斌 《小型微型计算机系统》 CSCD 北大核心 2017年第6期1216-1220,共5页

MD5算法在网络安全方面具有十分重要的意义和广泛的应用.在硬件平台实现MD5算法时,时钟频率和数据吞吐量是衡量算法性能的两个重要因素.为了提高算法的时钟频率和吞吐量,使效率最大化,本文以拟态计算机为实验平台,在MD5算法循环迭代过... MD5算法在网络安全方面具有十分重要的意义和广泛的应用.在硬件平台实现MD5算法时,时钟频率和数据吞吐量是衡量算法性能的两个重要因素.为了提高算法的时钟频率和吞吐量,使效率最大化,本文以拟态计算机为实验平台,在MD5算法循环迭代过程中建立相应寄存器组模块负责传值,配合流水线实现全流水架构的MD5算法.同时在全流水基础上加入双端口RAM负责输入端的读写,并采用保留进位加法器对算法优化改进.实验结果表明,算法的时钟频率和数据吞吐量分别达到241.6MHz和123.7Gbps,性能相比较其他平台有显著提高,且能效比比通用服务器提高了63倍. 展开更多

关键词 MD5算法 拟态计算机 全流水 保留进位加法器

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PRNS加法中先行进位算法的研究

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作者 祝明 滕虹 胡永刚 《计算机研究与发展》 EI CSCD 北大核心 1997年第11期817-821,共5页

ＰＲＮＳ算法是运算器内部的并行机制．在ＰＲＮＳ数母全加器的研制中，找到了一种新的先行进位算法，提出了ＰＲＮＳ先行进位产生器的逻辑结构．

关键词 PRNS 先行进位算法 运算器

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基于FPGA的祖冲之算法硬件实现 被引量：3

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作者 郭泓键 董秀则 高献伟 《计算机工程》 CAS CSCD 2014年第8期268-272,共5页

为在现场可编程门阵列(FPGA)平台上更高效地实现祖冲之算法,提出一种新的硬件实现方法。利用祖冲之算法的迭代特性、并行特性以及模加的性质,减少加法器的使用数量,包括使用资源占用少、延时少的简单加法器替代资源占用多、延时长的进... 为在现场可编程门阵列(FPGA)平台上更高效地实现祖冲之算法,提出一种新的硬件实现方法。利用祖冲之算法的迭代特性、并行特性以及模加的性质,减少加法器的使用数量,包括使用资源占用少、延时少的简单加法器替代资源占用多、延时长的进位保留加法器以及mod(231-1)加法器,实现祖冲之算法关键路径中多次mod(231-1)加法运算。使用QuartusⅡ与ISE软件进行了仿真验证,结果表明,该方法在芯片资源占用仅为305个slice的情况下达到了5.322 Gb/s的吞吐量,与目前已有的最优实现方法相比,芯片资源占用减少了近23%,单位面积的吞吐量提高了25.9%,可以在减少芯片硬件资源占用的同时快速实现ZUC算法。 展开更多

关键词 现场可编程门阵列 祖冲之算法 硬件实现 进位保留加法器 mod(231-1)加法器

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一种用于高速地址产生的32位加法器电路的实现

18

作者 张悦 孙永节 《计算机工程与科学》 CSCD 2006年第4期74-76,79,共4页

本文介绍了在某微处理器研制中设计的一种地址生成单元的加法电路。为提高地址转换速度,其进位电路中采用了动态门和多米诺逻辑。结果表明,在1.8v、0.18μm工艺下进行电路模拟,进行一次加法进位传递的时间为466ps。

关键词 地址生成单元 并行加法器 Kogge&Stone算法

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一种高速浮点加法器的优化设计

19

作者 冯为 王波 +1 位作者 孙一 金西 《电子测量技术》 2008年第11期4-8,共5页

高性能浮点加法器是现代微处理器中的重要部件,是实时图像处理和数字信号处理的核心,同时也是微处理器数据处理的关键路径,其完成一次加法操作的周期基本决定了微处理器的主频。本文介绍了一种高速浮点加法器的优化设计,它通过采用基于T... 高性能浮点加法器是现代微处理器中的重要部件,是实时图像处理和数字信号处理的核心,同时也是微处理器数据处理的关键路径,其完成一次加法操作的周期基本决定了微处理器的主频。本文介绍了一种高速浮点加法器的优化设计,它通过采用基于Two-Path算法的错位并行改进算法;在前导零预测电路设计中采用并行预测;尾数的54位CLA加法器中采用NAND门来代替以前CLA中常用的NOT门和AND门等一系列的改进措施,从而提高了浮点加法器的速度,使得加法运算由传统的5周期变成3周期,经仿真验证后,加法器的频率能达到350MHz。经仿真验证后,采用逻辑门比传统的浮点加法算法节省了23%。 展开更多

关键词 浮点加法器 Two-Path算法 错位并行 NAND 前导零

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改进部分积压缩结构的快速乘法器 被引量：1

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作者 董时华 乔庐峰 《计算机工程》 CAS CSCD 北大核心 2010年第9期252-254,共3页

针对16位乘法器运算速度慢、硬件逻辑资源消耗大的问题,采用华莱士树压缩结构,通过对二阶布思算法、4-2压缩器和保留进位加法器的优化组合使用及对符号数采用合理的添、补、删策略,实现16位符号数快速乘法器的优化设计。该乘法器采用SMI... 针对16位乘法器运算速度慢、硬件逻辑资源消耗大的问题,采用华莱士树压缩结构,通过对二阶布思算法、4-2压缩器和保留进位加法器的优化组合使用及对符号数采用合理的添、补、删策略,实现16位符号数快速乘法器的优化设计。该乘法器采用SMIC 0.18μm工艺标准数字单元库,使用Synopsys Design Compiler综合实现,在1.8 V,25℃条件下,芯片最大路径延时为3.16 ns,内核面积为50 452.75μm2,功耗为5.17 mW。 展开更多

关键词 布思算法 4-2压缩器 保留进位加法器 跳跃进位加法器 华莱士树型结构

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