可切换式TAM结构的快速SoC测试方法

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作者 谢元斌 高海霞 潘伟涛 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2009年第1期38-42,共5页

由于现有TAM(Test Access Mechanism)结构中,被测IP(Intellectual Property)核都是固定地连接在某些TAM总线上,经常会导致测试资源浪费,故提出了可切换式TAM结构.某些IP核通过切换电路挂接在多组TAM上,可以使用多组TAM来完成对一个IP核... 由于现有TAM(Test Access Mechanism)结构中,被测IP(Intellectual Property)核都是固定地连接在某些TAM总线上,经常会导致测试资源浪费,故提出了可切换式TAM结构.某些IP核通过切换电路挂接在多组TAM上,可以使用多组TAM来完成对一个IP核的测试,减少了空闲时间,缩短了测试用时.按特定的排序规则,采用0-1规划先给每个IP核分配一组TAM,再采用一种启发性搜索算法,挑选合适的IP核使用多组TAM测试.对ITC2002基准电路的实验结果表明,该方法的测试用时较小. 展开更多

关键词 测试访问机制 测试调度 测试用时 0-1规划

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3D SoC并行测试中TAM调度优化设计 被引量：1

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作者 吴欣舟 方芳 王伟 《计算机工程与应用》 CSCD 北大核心 2020年第4期31-36,共6页

提出了一种在功耗及测试并行性约束下三维片上系统(System on Chip,SoC)绑定中测试阶段并行测试的优化策略,通过最大限度地利用测试访问机制(Test Access Mechanism,TAM)资源,大大减少了测试时间,降低了测试成本。在3D SoC的测试过程中... 提出了一种在功耗及测试并行性约束下三维片上系统(System on Chip,SoC)绑定中测试阶段并行测试的优化策略,通过最大限度地利用测试访问机制(Test Access Mechanism,TAM)资源,大大减少了测试时间,降低了测试成本。在3D SoC的测试过程中系统TAM资源十分有限,通过设计相应的测试外壳结构,对系统当前状态下空闲的TAM资源与待测芯核内部扫描链进行重新分配,使待调度的芯核提前进入测试阶段,减少了并行测试过程中的空闲时间块。在该结构基础上调整各芯核调度顺序,使测试过程满足各项约束条件。在ITC’02电路上的实验结果表明,在同样的功耗约束及测试并行性约束条件下,所提方法与现有方法相比更有效地降低了测试时间。 展开更多

关键词 三维片上系统(3D SoC) 测试访问机制(tam) 测试外壳 测试调度 测试时间

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一种3D堆叠集成电路中间绑定测试时间优化方案 被引量：14

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作者 常郝 梁华国 +2 位作者 蒋翠云 欧阳一鸣 徐辉 《电子学报》 EI CAS CSCD 北大核心 2015年第2期393-398,共6页

中间绑定测试能够更早地检测出3D堆叠集成电路绑定过程引入的缺陷,但导致测试时间和测试功耗剧增.考虑测试TSV、测试管脚和测试功耗等约束条件,采用整数线性规划方法在不同的堆叠布局下优化中间绑定测试时间.与仅考虑绑定后测试不同,考... 中间绑定测试能够更早地检测出3D堆叠集成电路绑定过程引入的缺陷,但导致测试时间和测试功耗剧增.考虑测试TSV、测试管脚和测试功耗等约束条件,采用整数线性规划方法在不同的堆叠布局下优化中间绑定测试时间.与仅考虑绑定后测试不同,考虑中间绑定测试时,菱形结构和倒金字塔结构比金字塔结构测试时间分别减少4.39%和40.72%,测试TSV增加11.84%和52.24%,测试管脚减少10.87%和7.25%.在测试功耗约束下,金字塔结构的测试时间增加10.07%,而菱形结构和倒金字塔结构测试时间只增加4.34%和2.65%.实验结果表明,菱形结构和倒金字塔结构比金字塔结构更具优势. 展开更多

关键词 三维堆叠集成电路 中间绑定测试 硅通孔 测试访问机制 整数线性规划

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基于带宽匹配思想的SoC测试结构设计 被引量：6

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作者 邓立宝 乔立岩 +1 位作者 俞洋 彭喜元 《仪器仪表学报》 EI CAS CSCD 北大核心 2012年第8期1819-1825,共7页

IP(intellectual property)核复用的设计思想使得SoC(system-on-a-chip)成为当今集成电路设计的主流,但对其进行测试变得异常困难,这就是需要为SoC设计测试结构的主要原因。传统的测试结构功能是:根据自动测试设备(automatic test equip... IP(intellectual property)核复用的设计思想使得SoC(system-on-a-chip)成为当今集成电路设计的主流,但对其进行测试变得异常困难,这就是需要为SoC设计测试结构的主要原因。传统的测试结构功能是:根据自动测试设备(automatic test equip-ment,ATE)提供的某一频率,将测试数据通过测试结构依次施加到SoC内部的IP核,并获取测试响应传输到ATE中,以分析其功能正常与否。但是这种测试结构存在很多缺点,其中最主要的是未考虑测试设备提供的测试访问机制(test access mecha-nism,TAM)的宽度与SoC内各IP核的最佳测试带宽是否一致。对这一系列问题进行研究,提出一种基于带宽匹配思想的SoC测试结构设计方法,该方法主要通过一个带宽匹配转换模块,实现测试数据的宽度调整和施加频率的调整,在牺牲了芯片部分额外面积的前提下,很好地实现了测试带宽和测试频率的匹配,缩短了SoC的测试时间。最后将这种方法应用在ITC’02标准测试集上,实验结果验证了该方法的有效性。 展开更多

关键词 IP核复用 测试结构 测试访问机制 带宽匹配

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功耗限制下的NoC测试端口的优化选择方法 被引量：10

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作者 欧阳一鸣 冯伟 梁华国 《计算机应用》 CSCD 北大核心 2008年第4期1026-1028,1031,共4页

提出了一种NoC测试端口位置和数量的优化选取的方法,它在系统功耗限制的条件下,确定input/output端口的对数,以所有核测试路径总和最短为目标,优化选取NoC测试端口的最佳位置。本方案在测试功耗不超过系统允许的最大功耗条件下,最大限... 提出了一种NoC测试端口位置和数量的优化选取的方法,它在系统功耗限制的条件下,确定input/output端口的对数,以所有核测试路径总和最短为目标,优化选取NoC测试端口的最佳位置。本方案在测试功耗不超过系统允许的最大功耗条件下,最大限度地选取测试端口的对数来进行并行测试,从而能高效地完成对核的测试,同时又能有效地避免因测试带来的器件损坏。实验结果表明这种方法提高了测试效率,降低了NoC的总体测试代价。 展开更多

关键词 片上系统 片上网络 测试访问机制

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SoC测试中IP核透明路径的构建 被引量：1

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作者 王飞 谭明 +1 位作者 何道君 徐金甫 《计算机工程》 CAS CSCD 北大核心 2009年第1期224-225,228,共3页

大量IP核复用于SoC中,给IP核的测试复用带来困难。该文给出一种基于透明路径的测试访问机制构建方法,对PARWAN处理器构建透明路径。实验结果表明,增加透明路径后的PARWAN处理器只增加少量占用的资源。将构建了透明路径的PARWAN处理器作... 大量IP核复用于SoC中,给IP核的测试复用带来困难。该文给出一种基于透明路径的测试访问机制构建方法,对PARWAN处理器构建透明路径。实验结果表明,增加透明路径后的PARWAN处理器只增加少量占用的资源。将构建了透明路径的PARWAN处理器作为测试访问机制应用于SoC中,对其他IP核进行测试,能减少测试向量施加时间。 展开更多

关键词 测试访问机制 透明路径 扇出分支

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SoC测试访问机制和测试壳的蚁群联合优化 被引量：7

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作者 崔小乐 程伟 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2009年第4期461-466,共6页

针对系统级芯片(SoC)测试壳优化和测试访问机制的测试总线划分问题,提出了基于蚁群算法的SoCWrapper/TAM联合优化方法.构造蚁群算法时首先进行IP核的测试壳优化,用于缩短最长扫描链长度,减少单个IP核的测试时间;在此基础上进行TAM结构... 针对系统级芯片(SoC)测试壳优化和测试访问机制的测试总线划分问题,提出了基于蚁群算法的SoCWrapper/TAM联合优化方法.构造蚁群算法时首先进行IP核的测试壳优化,用于缩短最长扫描链长度,减少单个IP核的测试时间;在此基础上进行TAM结构的蚁群优化,通过算法迭代逼近测试总线的最优划分,从而缩短SoC测试时间.对ITC2002基准SoC电路进行实验的结果表明,该方法能有效地解决SoC测试优化问题. 展开更多

关键词 测试壳 蚁群算法 测试访问机制 系统芯片

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静态随机存储器抗总剂量辐射性能筛选在线测试系统 被引量：3

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作者 于跃 郭旗 +1 位作者 任迪远 李鹏伟 《核电子学与探测技术》 CAS CSCD 北大核心 2010年第3期328-331,389,共5页

研制了一套SRAM总剂量辐射效应在线测试系统,该系统可同时对多个SRAM器件进行总剂量辐照效应在线测试,获得在γ辐照环境中静态功耗电流和出错数随总剂量的变化关系。进行了实际的SRAM器件辐照试验,测量得到了不同批次参数辐射响应的差异... 研制了一套SRAM总剂量辐射效应在线测试系统,该系统可同时对多个SRAM器件进行总剂量辐照效应在线测试,获得在γ辐照环境中静态功耗电流和出错数随总剂量的变化关系。进行了实际的SRAM器件辐照试验,测量得到了不同批次参数辐射响应的差异,并分析SRAM静态功耗电流和出错数受γ辐照的损伤机理。 展开更多

关键词 SRAM 测试系统 60Coγ总剂量 损伤机理

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系统芯片IP核透明路径构建中的可测性分析

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作者 邢建辉 王红 +1 位作者 杨士元 成本茂 《计算机工程》 CAS CSCD 北大核心 2007年第3期6-8,14,共4页

系统芯片的设计方法为测试技术带来新挑战。知识产权模块(IP核)测试访问机制成为测试复用的关键。构建IP核透明路径会对电路的故障覆盖率产生影响。基于门级透明路径的构建方法,通过分析插入电路的控制门和多路器的激活和传播条件,对路... 系统芯片的设计方法为测试技术带来新挑战。知识产权模块(IP核)测试访问机制成为测试复用的关键。构建IP核透明路径会对电路的故障覆盖率产生影响。基于门级透明路径的构建方法,通过分析插入电路的控制门和多路器的激活和传播条件,对路径构建对于IP核单固定型故障覆盖率的影响进行分析,给出可测性条件和故障覆盖率的计算公式,无需故障仿真即可估计构造透明路径后电路的故障覆盖率。通过故障仿真实验,证明该故障覆盖率的分析和计算方法是有效的。 展开更多

关键词 系统芯片 测试访问机制 透明路径 IP核 可测性分析

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复用存储控制接口的高性能SoC测试结构

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作者 娄冕 肖建青 +2 位作者 张洵颖 吴龙胜 关刚强 《北京理工大学学报》 EI CAS CSCD 北大核心 2015年第5期500-505,共6页

为缩短SoC的测试时间并减少测试硬件开销,提出一种高性能SoC测试结构.通过重用存储控制逻辑作为测试接口,可以消除传统双向测试总线寄生的时间间隙,同时建立的流水化测试时序,避免了测试通道中引入的关键路径;针对功能和结构双重测试需... 为缩短SoC的测试时间并减少测试硬件开销,提出一种高性能SoC测试结构.通过重用存储控制逻辑作为测试接口,可以消除传统双向测试总线寄生的时间间隙,同时建立的流水化测试时序,避免了测试通道中引入的关键路径;针对功能和结构双重测试需求,复用片上总线系统作为测试访问机制结构并对其进行无损式改造,减少了测试访问的等待时长;同时构建的一种不依赖于目标核的测试环,维持了测试通道与扫描链之间的带宽平衡.实验结果表明,引入的测试结构使得测试时间缩短68%,面积开销下降36.1%,同时有效降低了对原始芯片性能的影响. 展开更多

关键词 存储接口 测试访问机制 片上总线 测试环

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基于小生境遗传算法的SoC测试存取机制优化

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作者 王永生 曹贝 +2 位作者 肖立伊 王进祥 叶以正 《哈尔滨工业大学学报》 EI CAS CSCD 北大核心 2007年第5期825-829,共5页

提出了基于小生境遗传算法的系统级芯片(SoC)测试存取机制(TAM)的优化方法.结合TAM宽度约束进行SoC中功能内核(IP)的测试壳的优化,解决测试存取机制的测试总线划分及测试总线细分等的优化问题,取得了较好的结果,并有效地减少SoC的测试时... 提出了基于小生境遗传算法的系统级芯片(SoC)测试存取机制(TAM)的优化方法.结合TAM宽度约束进行SoC中功能内核(IP)的测试壳的优化,解决测试存取机制的测试总线划分及测试总线细分等的优化问题,取得了较好的结果,并有效地减少SoC的测试时间.采用分支-联合(Fork-Joint)的方法可得到更为优化的TAM方法,对于ITC 2002基准SoC d695,比未采用分支-联合方法的TAM划分方法的测试性能最大可以提高30%,和其它方法的优化结果相比,该方法的平均效果优于其它方法1到9个百分点. 展开更多

关键词 可测试性设计 系统级芯片 测试存取机制 小生境遗传算法

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系统级芯片测试调度最优总线指定方法

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作者 詹瑾瑜 熊光泽 《计算机集成制造系统》 EI CSCD 北大核心 2006年第10期1693-1697,共5页

为了缩短采用系统级芯片设计的电子产品的测试时间,提出了一种基于遗传算法的系统级芯片测试调度总线指定方法。在该方法中,建立了最优测试调度的遗传算法模型。为了使算法过程更稳健,更快地趋近于全局最优解,在传统遗传算法的基础上引... 为了缩短采用系统级芯片设计的电子产品的测试时间,提出了一种基于遗传算法的系统级芯片测试调度总线指定方法。在该方法中,建立了最优测试调度的遗传算法模型。为了使算法过程更稳健,更快地趋近于全局最优解,在传统遗传算法的基础上引入了差分进化、精英策略、自适应变异等几种机制,并通过实验与基于整数线性规划的测试调度方法进行比较,结果表明,所需的测试时钟周期数较少,适应于测试大规模系统级芯片。 展开更多

关键词 系统级芯片 测试调度 知识产权核 测试访问机制 遗传算法 差分进化

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用遗传算法优化测试通路结构设计 被引量：1

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作者 王英翔 黄维康 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2004年第3期348-354,共7页

嵌入核测试通路问题是片上系统设计中的重要问题 由于嵌入核与芯片的输入 /输出管脚没有直接通路 ,因此需要设计专门的测试通路结构对它们进行测试 ,以减少测试时间 ,降低测试成本 提出一种基于遗传算法的优化算法来设计测试通路结构 ... 嵌入核测试通路问题是片上系统设计中的重要问题 由于嵌入核与芯片的输入 /输出管脚没有直接通路 ,因此需要设计专门的测试通路结构对它们进行测试 ,以减少测试时间 ,降低测试成本 提出一种基于遗传算法的优化算法来设计测试通路结构 ,并选取了两个假定的、比较复杂的片上系统作为例子 实验结果表明 ,文中算法搜索到全局最优解 (或近似全局最优解 ) 展开更多

关键词 片上系统 遗传算法 优化 测试通路结构 设计

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映射服务器一致性测试例的设计与实现

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作者 肖漫漫 苏伟 鄢欢 《计算机工程与应用》 CSCD 2012年第28期84-89,共6页

一体化网络提出了接入路由标识、交换路由标识及其映射理论,解决了传统网络中的移动、安全等问题。映射服务器负责管理一体化网络中的各种标识及其映射关系,是一体化网络中的关键设备,需要较高的安全可靠性。映射服务器一致性测试是保... 一体化网络提出了接入路由标识、交换路由标识及其映射理论,解决了传统网络中的移动、安全等问题。映射服务器负责管理一体化网络中的各种标识及其映射关系,是一体化网络中的关键设备,需要较高的安全可靠性。映射服务器一致性测试是保证映射服务器按照协议描述安全有效可靠运行的重要测试方法。详细介绍了映射服务器一致性测试的实现环境与设计方案,详细描述了一致性测试几种测试例的消息格式设计,并对测试结果进行分析。 展开更多

关键词 一致性测试 映射服务器 接入交换路由器 映射分离机制

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