NA-ROB:基于RISC-V超标量处理器的改进 被引量：1

1

作者 景超霞 刘杰 +1 位作者 李洪奎 刘红海 《计算机应用研究》 北大核心 2025年第2期519-522,共4页

重排序缓存(ROB)是超标量处理器中的重要模块,用于确保乱序执行的指令能够正确地完成和提交。然而,在大规模超标量处理器中,存在ROB阻塞以及ROB容量有限的问题。为了解决上述问题并提高处理器性能,提出了零寄存器分配策略,通过将没有目... 重排序缓存(ROB)是超标量处理器中的重要模块,用于确保乱序执行的指令能够正确地完成和提交。然而,在大规模超标量处理器中,存在ROB阻塞以及ROB容量有限的问题。为了解决上述问题并提高处理器性能,提出了零寄存器分配策略,通过将没有目的寄存器的指令单独存储来避免占用ROB表项。同时,引入容量可动态调整的缓存结构(AROB),将长延时指令与普通指令分别存储在ROB和AROB中,以降低长延时指令导致的阻塞。改进后的超标量处理器被命名为NA-ROB,经过SPEC 2006基准测试程序的实验评估,结果表明,NA-ROB超标量处理器相比于传统的ROB超标量处理器,平均IPC提升了66%,同时ROB的阻塞概率降低了48%。因此,所提出的改进方法显著提升了处理器的整体性能和效率。 展开更多

关键词 risc-V指令集 超标量处理器 ROB AROB 零寄存器分配策略

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基于多操作数的RISC-V指令集设计与功能优化方法 被引量：1

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作者 张钰儿 席宇浩 刘鹏 《计算机工程与科学》 北大核心 2025年第6期968-975,共8页

RISC-V架构凭借其开放性和模块化的指令集架构(ISA)设计,为特定应用及其软件生态系统的定制指令集成提供了良好支持,使其能够高效处理复杂算法并执行重复性操作。然而,由于操作数数量的限制,为RISC-V处理器设计加速指令仍面临挑战。传... RISC-V架构凭借其开放性和模块化的指令集架构(ISA)设计,为特定应用及其软件生态系统的定制指令集成提供了良好支持,使其能够高效处理复杂算法并执行重复性操作。然而,由于操作数数量的限制,为RISC-V处理器设计加速指令仍面临挑战。传统处理器加速方法通常采用“2输入1输出”模型,这在一定程度上限制了复杂操作的灵活性与执行效率。为突破该限制,提出了一种多操作数增强指令集的设计方法。该方法通过引入多操作数加速机制,突破了传统模型的结构性约束,为多输入多输出任务提供了灵活的指令接口。为验证所提机制的有效性,基于Western Digital开源的RISC-V VeeR EH1处理器核实现了该设计,并在FPGA平台上进行了基准测试,涵盖SHA-256,SHA-1以及FIR/IIR滤波器等典型算法。实验结果表明,在FPGA平台上的逻辑资源开销控制在3%以内的情况下,处理器性能最高提升可达14%。与传统“2输入1输出”加速方法相比,所提出的增强指令集设计能够显著提升RISC-V在复杂任务处理中的性能,展示了其在嵌入式计算和专用加速领域的潜在优势。 展开更多

关键词 risc-V 自定义指令 软硬件协同设计

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基于动态时序裕量压缩的高性能处理器设计

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作者 连子涵 何卫锋 《计算机工程与科学》 北大核心 2025年第2期219-227,共9页

传统的同步电路设计方法根据静态时序分析得到的关键路径确定工作频率,但是关键路径并不是每个周期都会被激发,在关键路径和实际激发路径之间存在动态时序裕量。为此,提出了一种基于指令级时序裕量压缩的高性能处理器设计方法,旨在最大... 传统的同步电路设计方法根据静态时序分析得到的关键路径确定工作频率,但是关键路径并不是每个周期都会被激发,在关键路径和实际激发路径之间存在动态时序裕量。为此,提出了一种基于指令级时序裕量压缩的高性能处理器设计方法,旨在最大化压缩动态时序裕量从而获得性能提升。搭建了时序分析平台自动化获取指令时序;设计了一种时序编码策略,在不增加硬件开销的基础上将时序信息通过指令编码传递到硬件,并在硬件层设计了时序译码及仲裁电路,根据指令时序编码相应调节时钟周期,从而实现了指令级动态时序裕量压缩。在一款基于RISC-V指令集的超标量处理器上完成所提方法的仿真验证,结果表明,相比传统设计方法,通过该方法最高可获得31%的性能提升。 展开更多

关键词 时序裕量 高性能 处理器 risc-V

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基于RISC的MPEG-4音频解码软件优化 被引量：1

4

作者 梅优良 刘鹏 +1 位作者 周建 陈科明 《浙江大学学报（工学版）》 EI CAS CSCD 北大核心 2007年第4期603-606,692,共5页

为了提高MPEG-4先进音频编码(AAC)的解码效率,提出了在通用32位精简指令集计算机(reduced in-struction set computing,RISC)上实现MPEG-4 AAC低复杂度框架解码的软件优化技术.解码过程可以分成比特流解码部分和运算部分.应用存储器分... 为了提高MPEG-4先进音频编码(AAC)的解码效率,提出了在通用32位精简指令集计算机(reduced in-struction set computing,RISC)上实现MPEG-4 AAC低复杂度框架解码的软件优化技术.解码过程可以分成比特流解码部分和运算部分.应用存储器分层结构加速比特流解码;基于运算过程、对象和乘法运算的优化技术提高运算部分的解码效率.结果表明,在35 MHz的处理器频率上实现了立体声实时解码,提高了解码效率. 展开更多

关键词 MPEG-4 先进音频编码 精简指令集计算机 瞬时噪声整形

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基于现场可编程门阵列的RISC处理器设计 被引量：1

5

作者 东野长磊 《计算机工程》 CAS CSCD 北大核心 2011年第11期242-244,共3页

基于现场可编程门阵列(FPGA)平台,设计嵌入式精简指令集计算机(RISC)中央处理器(CPU)。参考无内部互锁流水级微处理器(MIPS)指令集制定原则设计CPU指令集,通过分析指令处理过程构建嵌入式CPU的5级流水线,结合数据前推技术和软件编译方... 基于现场可编程门阵列(FPGA)平台,设计嵌入式精简指令集计算机(RISC)中央处理器(CPU)。参考无内部互锁流水级微处理器(MIPS)指令集制定原则设计CPU指令集,通过分析指令处理过程构建嵌入式CPU的5级流水线,结合数据前推技术和软件编译方法解决流水线相关性问题,并实现CPU的算术逻辑单元、控制单元、指令cache等关键模块设计。验证结果表明,该嵌入式RISC CPU的速度和稳定性均达到设计要求。 展开更多

关键词 现场可编程门阵列 精简指令集计算机处理器 流水线相关性 算术逻辑单元

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基于SoC-FPGA的RISC-V处理器软硬件系统级平台 被引量：6

6

作者 齐乐 常轶松 +4 位作者 陈欲晓 张旭 陈明宇 包云岗 张科 《计算机研究与发展》 EI CSCD 北大核心 2023年第6期1204-1215,共12页

构建软硬件系统级原型平台是处理器设计硅前测试中必不可少的环节.为适应基于开放指令集RISC-V的开源处理器设计需求,简化现有基于FPGA的处理器系统级原型平台构建方法,提出了一套基于SoC-FPGA的处理器敏捷软硬件原型平台,以实现目标软... 构建软硬件系统级原型平台是处理器设计硅前测试中必不可少的环节.为适应基于开放指令集RISC-V的开源处理器设计需求,简化现有基于FPGA的处理器系统级原型平台构建方法,提出了一套基于SoC-FPGA的处理器敏捷软硬件原型平台,以实现目标软硬件设计的快速部署与系统级原型高效评测.针对上述目标,发掘紧耦合SoC-FPGA器件的潜力,构建了一套RISC-V软核与ARM硬核(SoC侧)之间的信息交互机制.通过共享内存和虚拟核间中断等方法,可使目标RISC-V处理器灵活使用平台丰富的I/O外设资源,并充分利用硬核ARM处理器算力协同运行复杂软件系统.此外,为提升软硬件系统级平台的敏捷性,构建了灵活可配置的云上自动化开发框架.通过对平台上目标RISC-V软核处理器各方面的分析评估,验证了该平台可有效缩短系统级测试的迭代周期,提升RISC-V处理器软硬件原型评测效率. 展开更多

关键词 硅前系统级平台 软硬件全系统评估 risc-V指令集处理器 SoC-FPGA

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基于FPGA的32位RISC微处理器设计 被引量：4

7

作者 刘览 郑步生 施慧彬 《数据采集与处理》 CSCD 北大核心 2011年第3期367-373,共7页

提出了一种与MIPS32指令集兼容的32位RISC微处理器(HP-MIPS)的设计方法。在对经典的MIPS体系结构分析之后,对处理器的整体结构进行重新划分,通过增加流水线级数设计出一种拥有8级流水线的微处理器数据路径结构,并且对设计中由于增加流... 提出了一种与MIPS32指令集兼容的32位RISC微处理器(HP-MIPS)的设计方法。在对经典的MIPS体系结构分析之后,对处理器的整体结构进行重新划分,通过增加流水线级数设计出一种拥有8级流水线的微处理器数据路径结构,并且对设计中由于增加流水线级数而引入的流水线数据冲突问题给出了完整的解决方案。此外还设计了一种流水线结构的动态分支预测器用以解决微处理器分支冒险问题,其优点在于既能降低微处理器的CPI,同时又不会使流水线出现局部逻辑拥堵从而降低微处理器的主频。最后给出了设计的综合结果,并对该设计进行了软件仿真和硬件验证。在FPGA芯片上的运行时钟频率可达146.628 MHz。 展开更多

关键词 精简指令集计算机 微处理器 流水线 分支预测

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基于RISC-V的卷积神经网络专用指令集处理器 被引量：5

8

作者 廖汉松 吴朝晖 李斌 《计算机工程》 CAS CSCD 北大核心 2021年第7期196-204,共9页

针对x86和ARM商用架构CPU因专利、授权导致定制成本过高和灵活性不够的问题,面向物联网领域提出一种基于RISC-V开源指令集的卷积神经网络(CNN)专用指令集处理器。通过自定义拓展指令调用加速器对轻量化CNN中的卷积和池化操作进行加速,... 针对x86和ARM商用架构CPU因专利、授权导致定制成本过高和灵活性不够的问题,面向物联网领域提出一种基于RISC-V开源指令集的卷积神经网络(CNN)专用指令集处理器。通过自定义拓展指令调用加速器对轻量化CNN中的卷积和池化操作进行加速,提高终端设备能效。在此过程中,配置CNN各层信息控制加速器进行分组运算,以适应不同大小的输入数据,同时调整加速器的数据通路,对耗时操作进行单独或结合运算,以适应不同的轻量化网络。FPGA平台验证结果表明,该处理器在100 MHz工作频率下推理Squeeze Net网络,耗时约40.89 ms,功耗为1.966 W,较手机处理器单核计算速度更快,与AMD Ryzen7 3700X、NVIDIA RTX2070 Super和Qualcomm Snapdragon 835平台相比,其消耗资源少、功耗低,在性能功耗比上也具有优势。 展开更多

关键词 risc-V指令集 卷积神经网络 领域专用架构 专用指令集处理器 硬件加速

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基于FPGA快速实现定制化RISC-V处理器 被引量：4

9

作者 陆松 蒋句平 任会峰 《计算机工程与科学》 CSCD 北大核心 2022年第10期1747-1752,共6页

随着RISC-V指令集的流行,出现了一批应用于IoT智能硬件、嵌入式系统、人工智能芯片、安全设备及高性能计算等不同领域的开源和商业IP软核。性能、功耗和面积三者之间的平衡需要指令集可裁剪、易扩展,以及软件开发环境的配套支持。为此,... 随着RISC-V指令集的流行,出现了一批应用于IoT智能硬件、嵌入式系统、人工智能芯片、安全设备及高性能计算等不同领域的开源和商业IP软核。性能、功耗和面积三者之间的平衡需要指令集可裁剪、易扩展,以及软件开发环境的配套支持。为此,按照增加自定义指令、扩展ALU功能单元、连接控制信号和数据通路、FPGA原型验证、定制交叉编译环境和应用程序测试的流程,基于FPGA快速实现了定制化RISC-V处理器。以加速矩阵运算为例,基于FPGA在开源IP蜂鸟E203上设计了一条计算向量内积的自定义指令,并在FPGA上进行了原型验证。应用测试程序表明,定制化的RISC-V处理器的计算性能有显著提升,矩阵乘法运算的性能加速比达到了5.3~7.6。 展开更多

关键词 risc-V 指令集 定制化 处理器 FPGA

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用于IToF传感器的极低功耗RISC-V专用处理器设计 被引量：4

10

作者 黄正伟 刘宏伟 徐渊 《计算机工程》 CAS CSCD 北大核心 2022年第9期146-154,共9页

IToF深度探测技术是当前主流的3D感知实现方案之一,该技术的核心部件是IToF传感芯片。随着当今社会数字化与智能化进程的加快,各科技领域对IToF传感芯片的需求日益提高,然而IToF传感芯片产能的提升引起了由芯片运行所带来的功耗问题。针... IToF深度探测技术是当前主流的3D感知实现方案之一,该技术的核心部件是IToF传感芯片。随着当今社会数字化与智能化进程的加快,各科技领域对IToF传感芯片的需求日益提高,然而IToF传感芯片产能的提升引起了由芯片运行所带来的功耗问题。针对IToF传感器设计一款基于第五代精简指令集架构(RISC-V)的极低功耗专用处理器IToF-miniRV。IToF-miniRV包含支持RV32I指令集、RV32M指令集和自定义IToF型指令的处理器,以及用于加速深度计算和光幅度运算的IToF硬件加速器。将IToF-miniRV处理器与蜂鸟E203、PULPissimo这两款开源的基于RISC-V的超低功耗处理器分别部署在Xilinx Zynq-7000芯片上,进行FPGA资源使用情况和运行功耗的对比实验,结果表明,相比蜂鸟E203和PULPissimo,IToF-miniRV处理器的FPGA资源使用率分别减少5.2和10.9个百分点,运行功耗分别下降37.6%和89.7%。 展开更多

关键词 光电传感器 硬件加速器 专用处理器 第五代精简指令集架构 现场可编程门阵列

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嵌入式RISC-V乱序执行处理器的研究与设计 被引量：8

11

作者 李雨倩 焦继业 +1 位作者 刘有耀 郝振和 《计算机工程》 CAS CSCD 北大核心 2021年第2期261-267,284,共8页

为满足嵌入式设备小面积高性能的需求,设计一种基于开源RISC-V指令集的32位可综合乱序处理器。处理器包括分支预测、相关性处理等关键技术,支持RISC-V基本整数运算、乘除法以及压缩指令集。采用具有顺序单发射、乱序执行、乱序写回等特... 为满足嵌入式设备小面积高性能的需求,设计一种基于开源RISC-V指令集的32位可综合乱序处理器。处理器包括分支预测、相关性处理等关键技术,支持RISC-V基本整数运算、乘除法以及压缩指令集。采用具有顺序单发射、乱序执行、乱序写回等特性的三级流水线结构,运用哈佛体系结构及AHB总线协议,可满足并行访问指令与数据的需求。在Artix-7(XC7A35T-L1CSG324I)FPGA开发板上以50MHz时钟频率完成功能验证,测试功耗为7.9mW。实验结果表明,在SMIC110nm的ASIC技术节点上进行综合分析,并在同等条件下与ARM CortexM3等处理器进行对比,该系统面积减少64%,功耗降低0.57mW,可用于小面积低功耗的嵌入式领域。 展开更多

关键词 risc-V指令集 嵌入式应用 乱序处理器 微体系结构 三级流水线

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基于RISC-V浮点指令集FPU的研究与设计 被引量：6

12

作者 潘树朋 刘有耀 +1 位作者 焦继业 李昭 《计算机工程与应用》 CSCD 北大核心 2021年第3期80-86,共7页

针对目前浮点运算软件实现速度慢,不能满足嵌入式处理器实时性要求以及运算种类有限等问题,提出了一种基于RISC-V指令集的浮点处理器,能够执行加法、减法、乘法、除法、平方根、乘累加以及比较运算,完全符合IEEE 754-2008标准。在VCS仿... 针对目前浮点运算软件实现速度慢,不能满足嵌入式处理器实时性要求以及运算种类有限等问题,提出了一种基于RISC-V指令集的浮点处理器,能够执行加法、减法、乘法、除法、平方根、乘累加以及比较运算,完全符合IEEE 754-2008标准。在VCS仿真环境下对浮点处理器进行了功能验证,各模块均能满足正确性要求。将浮点处理器与一款开源处理器核蜂鸟E203集成,使用SMIC 0.18工艺库完成了逻辑综合,并在FPGA上对设计进行了测试。结果表明,该浮点处理器的逻辑门数仅为24200,吞吐量为150 MFLOPS,与已公开文献的设计方案相比,硬件面积分别减少7%、1.5%。综合运行频率可达100 MHz。 展开更多

关键词 浮点处理器 risc-V指令集 微处理器 IEEE 754-2008标准 逻辑综合

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基于RISC-V的身份证识别系统设计

13

作者 张嘉 李新增 +1 位作者 康鹏 金婕 《传感器与微系统》 CSCD 北大核心 2022年第8期89-91,95,共4页

设计了一种基于第5代精简指令系统(RISC-V)的SOC,用于身份证号码的在线识别,在Nexys4 DDR2开发板上验证并实现了整个系统。采用两种算法实现身份证号码识别,一种是TesserOCR识别引擎,一种是人工智能神经网络识别算法。实验结果表明:通... 设计了一种基于第5代精简指令系统(RISC-V)的SOC,用于身份证号码的在线识别,在Nexys4 DDR2开发板上验证并实现了整个系统。采用两种算法实现身份证号码识别,一种是TesserOCR识别引擎,一种是人工智能神经网络识别算法。实验结果表明:通过自制身份证号码数据集,在板上系统实现了98%的识别精度。 展开更多

关键词 第5代精简指令系统 现场可编程门阵列 人工智能

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ARM微处理器中断响应时间的实验研究 被引量：7

14

作者 尹旭峰 苑士华 胡纪滨 《计算机工程》 CAS CSCD 北大核心 2011年第4期252-254,263,共4页

介绍ARM微处理器S3C2440A的中断处理机制,设计一种实验测定中断响应时间的方法,实测了理想状态下S3C2440A的快速中断FIQ和标准中断IRQ的响应时间,并对实验数据进行分析处理,给出实测数据的拟合函数,从而得出以下结论:FIQ与IRQ的中断响... 介绍ARM微处理器S3C2440A的中断处理机制,设计一种实验测定中断响应时间的方法,实测了理想状态下S3C2440A的快速中断FIQ和标准中断IRQ的响应时间,并对实验数据进行分析处理,给出实测数据的拟合函数,从而得出以下结论:FIQ与IRQ的中断响应时间基本相等,中断响应时间与CPU的运行时钟无关,只与中断控制器的运行时钟频率呈反比关系,启用高速缓存时的中断响应时间不到禁用高速缓存时的1/3。 展开更多

关键词 中断 响应 微处理器 精简指令集计算机

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基于SystemC的SoC行为级软硬件协同设计 被引量：9

15

作者 张奇 曹阳 +1 位作者 李栋娜 马秦生 《计算机工程》 EI CAS CSCD 北大核心 2005年第19期217-219,共3页

针对目前SoC设计中存在的软硬件协同验证的时间瓶颈问题,提出了一种使用系统建模语言SystemC对SoC进行总线周期精确行为级建模的方法,采用该方法构建SoC芯片总线周期精确行为级模型进行前期验证。该模型基于32位RISC构建,并可配置其它... 针对目前SoC设计中存在的软硬件协同验证的时间瓶颈问题,提出了一种使用系统建模语言SystemC对SoC进行总线周期精确行为级建模的方法,采用该方法构建SoC芯片总线周期精确行为级模型进行前期验证。该模型基于32位RISC构建,并可配置其它硬件模块。实验结果表明:模型完全仿真实际硬件电路,所有的接口信号在系统时钟的任一时刻被监测和分析,很大程度地提高了仿真速度,并且可以在前期作系统的软硬件协同仿真和验证,有效地缩短了目前SoC芯片设计中在RTL级作软硬件协同仿真验证时的时间开销。 展开更多

关键词 SYSTEMC 总线周期精确行为级 片上系统 精简指令集处理器

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一种基于并行处理器的快速车道线检测系统及FPGA实现 被引量：6

16

作者 李元金 张万成 吴南健 《电子与信息学报》 EI CSCD 北大核心 2010年第12期2901-2906,共6页

该文提出了一种并行的快速车道线检测系统。该系统包含一个32×32的处理器单元(PE)阵列和双RISC子系统。PE阵列实现车道线图像像素级并行预处理,获取图像边缘特征,双RISC核子系统根据边缘特征实现两条车道线直线参数的并行检测,从... 该文提出了一种并行的快速车道线检测系统。该系统包含一个32×32的处理器单元(PE)阵列和双RISC子系统。PE阵列实现车道线图像像素级并行预处理,获取图像边缘特征,双RISC核子系统根据边缘特征实现两条车道线直线参数的并行检测,从而使得检测过程的每一步都是并行进行,显著提高检测速率。该系统用FPGA实现。实验结果表明本系统具有良好的鲁棒性且可达到每秒50帧的检测速率,满足了车道偏离预警系统实时性要求,具备重要的应用价值。 展开更多

关键词 图像处理 车道线检测 并行 FPGA 精简指令集计算机(risc)

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标志预访问和组选择历史相结合的低功耗指令cache 被引量：6

17

作者 张宇弘 王界兵 +1 位作者 严晓浪 汪乐宇 《电子学报》 EI CAS CSCD 北大核心 2004年第8期1286-1289,共4页

指令cache是处理器的主要耗能部件之一 .研究发现 ,在指令顺序执行的情况下 ,访问同一cache行只需要访问一次标志存储器 ,因此标志存储器存在大量空闲周期 .本方法利用标志存储器的空闲周期来预先访问地址连续的下一个cache行的标志 ,... 指令cache是处理器的主要耗能部件之一 .研究发现 ,在指令顺序执行的情况下 ,访问同一cache行只需要访问一次标志存储器 ,因此标志存储器存在大量空闲周期 .本方法利用标志存储器的空闲周期来预先访问地址连续的下一个cache行的标志 ,从而预先获得cache行命中和组选择信息 ,这样当真正取下一行的指令时 ,根据获得的该cache行的标志信息就无需访问没有被选中的数据存储器 .预先访问标志存储器的另一个优点是可以加入组预测算法来减少对标志存储器的访问 .为了减少短距离跳转时对cache的访问 ,环形历史缓冲区 (CHB)保存了部分组选择结果来获得跳转目标地址的cache行信息 .该方法没有性能损失 ,而且具有硬件实现简单 ,硬件代价小等优点 .该方法已被应用于 2 5 0MHz的RISC处理器中 . 展开更多

关键词 CACHE 低功耗 CPU 微体系结构

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一种FFT并行处理机的设计与实现 被引量：2

18

作者 张犁 李双飞 +1 位作者 石光明 李甫 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2010年第4期630-635,共6页

专用指令集处理器具有数字信号处理器的可编程性和专用处理电路的高速性,以专用指令集处理器为核心构成的阵列式并行处理系统在高速实时处理方面有着非常重要的应用.为此,提出了一种基于专用指令集处理器的快速傅里叶变换并行处理机实... 专用指令集处理器具有数字信号处理器的可编程性和专用处理电路的高速性,以专用指令集处理器为核心构成的阵列式并行处理系统在高速实时处理方面有着非常重要的应用.为此,提出了一种基于专用指令集处理器的快速傅里叶变换并行处理机实现方法.设计了基于精简指令集处理器体系结构的可编程处理单元,以其为核心构成并行处理系统,采用通信矩阵解决了并行系统内各个处理单元间的数据交换问题,实现了1 024点快速傅里叶变换的并行处理.实验结果表明,在快速傅里叶变换处理方面,其处理速度比典型数字信号处理器提高30%,且具有系统并行规模大、功能灵活可变、设计复杂程度适当、设计重复利用性好的优点,非常适合在现场可编程逻辑门阵列中以SoC的形式实现. 展开更多

关键词 专用指令集处理器 快速傅里叶变换 精简指令集处理器 并行处理 数据通信

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精简指令集计算机协处理器设计 被引量：3

19

作者 李辉楷 韩军 +2 位作者 翁新钎 贺中柱 曾晓洋 《计算机工程》 CAS CSCD 2012年第23期240-242,246,共4页

针对AES与SHA-3候选算法中Gr stl软件运算速度慢的问题,提出一种通过精简指令集计算机(RISC)协处理器来加速算法运算的设计方案。该协处理器复用片上高速缓存充当查找表来加速运算,并在RISC处理器的基本指令集架构中增加特殊指令。实验... 针对AES与SHA-3候选算法中Gr stl软件运算速度慢的问题,提出一种通过精简指令集计算机(RISC)协处理器来加速算法运算的设计方案。该协处理器复用片上高速缓存充当查找表来加速运算,并在RISC处理器的基本指令集架构中增加特殊指令。实验结果表明,与传统基于并行查找表的方案相比,该方案能够以较小的硬件代价加速AES与Gr stl运算。 展开更多

关键词 精简指令集计算机 协处理器 高速缓存 并行表查找 寄存器堆 指令集架构

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基于C-SKY CPU的地址立即数编译优化方法 被引量：3

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作者 廉玉龙 史峥 +2 位作者 李春强 王会斌 尚云海 《计算机工程》 CAS CSCD 北大核心 2016年第1期46-50,共5页

精简指令集计算机架构处理器的指令长度固定,须借助常量池完成复杂指令集计算机架构处理器常见的长跳转指令功能。针对国产嵌入式CPU C-SKY的地址立即数管理问题,提出一种基于C-SKY CPU的优化方法。在编译阶段对地址立即数进行有效性验... 精简指令集计算机架构处理器的指令长度固定,须借助常量池完成复杂指令集计算机架构处理器常见的长跳转指令功能。针对国产嵌入式CPU C-SKY的地址立即数管理问题,提出一种基于C-SKY CPU的优化方法。在编译阶段对地址立即数进行有效性验证,对符合条件的地址立即数进行拆分并提取出公共的基地址,减少内存访问指令的生成。通过对不同函数之间的地址立即数共享,进一步降低内存消耗。实验结果表明,对于驱动程序类程序,该方法能减少3.77%的生成代码。 展开更多

关键词 精简指令集计算机 地址立即数 代码密度 嵌入式系统 编译优化

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