IEEE754标准浮点测试向量的生成 被引量：2

1

作者 何立强 《计算机工程》 CAS CSCD 北大核心 2004年第19期38-39,64,共3页

介绍了在IEEE754标准的规定下生成用于浮点功能部件的测试向量的方法,讨论了测试向量在数据通路上的差错覆盖率,并给出了对该方法的一些改进措施。

关键词 ieee754 测试 测试向量 差错覆盖率 浮点功能部件

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计算机浮点功能测试方法 被引量：3

2

作者 王俊 文延华 漆锋滨 《计算机应用与软件》 CSCD 北大核心 2006年第6期68-70,共3页

浮点运算对衡量一台计算机的性能和可用性占着很大的比重,浮点功能测试是计算机功能测试的重要组成部分。在研究分析了IEEE754浮点标准相关内容和现有浮点测试包的基础上,提出了浮点测试技术的基本方法和策略。

关键词 ieee754舍入模式 相对误差 异常

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改进的不恢复余数的浮点开方算法的研究与FPGA实现 被引量：3

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作者 王文广 曹建 陈志敏 《现代电子技术》 2007年第16期68-71,共4页

对一种改进的不恢复余数的开方算法(non-restoring square-root algorithm)进行了讨论,并将其应用于基于IEEE 754标准的32位浮点格式的开方运算中,以一款FPGA为载体,实现了进行运算的基本电路。对目前存在的几种开方算法进行了评述,分... 对一种改进的不恢复余数的开方算法(non-restoring square-root algorithm)进行了讨论,并将其应用于基于IEEE 754标准的32位浮点格式的开方运算中,以一款FPGA为载体,实现了进行运算的基本电路。对目前存在的几种开方算法进行了评述,分析了他们的优缺点,提出了改进的不恢复余数开方算法模块化的设计思路与关键电路,并分析了仿真和逻辑综合的结果,证明了该算法运算速度较快且占用资源极少的特点。 展开更多

关键词 开方运算 不恢复余数的开方算法 ieee754 FPGA

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同符号数相加“大数吃小数”的界限：理论分析 被引量：2

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作者 曹靖 李建平 《天津师范大学学报（自然科学版）》 CAS 2014年第4期25-27,共3页

研究计算机内部二进制浮点数IEEE754存储规则及相加过程,给出数值计算中两同号规范化数相加发生"大数吃小数"现象的严格理论界限,为实际数值计算中避免此类现象提供理论依据,并利用所得理论对数值试验中的现象及结论进行解释.

关键词 “大数吃小数” 数值计算 ieee754标准 规范化二进制浮点数

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基于FPU的高速卡尔曼滤波器公式推导法硬件设计

5

作者 刘超 严伟 《北京大学学报（自然科学版）》 EI CAS CSCD 北大核心 2016年第5期803-808,共6页

基于卡尔曼滤波器的传统硬件实现方式,根据滤波模型和矩阵运算,将滤波公式进行推导和化简,然后利用"自底向上"的设计思路,设计滤波公式需要的底层FPU(float point unit),从而实现整个卡尔曼滤波系统。以这种方法设计的卡尔曼... 基于卡尔曼滤波器的传统硬件实现方式,根据滤波模型和矩阵运算,将滤波公式进行推导和化简,然后利用"自底向上"的设计思路,设计滤波公式需要的底层FPU(float point unit),从而实现整个卡尔曼滤波系统。以这种方法设计的卡尔曼滤波器,不仅摆脱了传统实现方式对于平台的依赖性,增加了系统的可移植性和应用范围,并且滤波速度比传统矩阵运算法有明显提升。对于匀加速滤波模型,给出公式推导法和矩阵运算法的详细数据对比,采用该方法设计的卡尔曼滤波器,滤波精度保持原来的水平,滤波速度提升为传统矩阵运算法的2.1倍。 展开更多

关键词 卡尔曼滤波器 目标跟踪 ieee754 浮点数运算 实时性

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流处理器中支持非规格化浮点数的硬件实现

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作者 李勇 方粮 《计算机研究与发展》 EI CSCD 北大核心 2007年第z1期195-198,共4页

IEEE754标准规定了浮点非规格化数的处理,但这种数据类型计算非常复杂以至于很多设计采用软件而不是硬件的方式来处理非规格化数.软件方法会增加数据处理时间,在流处理器中,为了提高数据处理效率没有设置中断/自陷机制,不能采用软件方... IEEE754标准规定了浮点非规格化数的处理,但这种数据类型计算非常复杂以至于很多设计采用软件而不是硬件的方式来处理非规格化数.软件方法会增加数据处理时间,在流处理器中,为了提高数据处理效率没有设置中断/自陷机制,不能采用软件方法来处理非规格化数据,为此,提出一种硬件识别和处理非规格化数的方法,在融合乘加部件架构基础上只增加少量额外的硬件代价,就可以对浮点非规格化数进行处理,这种方法大大提高了非规格化数据的处理速度. 展开更多

关键词 ieee754标准 非规格化数 浮点硬件 融合乘加

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基于FPGA的高速浮点加法器的实现

7

作者 王秀芳 侯振龙 曲萃萃 《科学技术与工程》 2010年第25期6293-6296,共4页

为降低设计成本、缩短设计周期、提高可移植性,设计并实现了基于CycloneIII型FPGA单精度32位浮点加法器。该加法器采用VHDL语言描述,流水线结构,符合IEEE754单精度浮点表示格式和存储格式。经过QuartusII、MATLAB和Model-SimSE进行联合... 为降低设计成本、缩短设计周期、提高可移植性,设计并实现了基于CycloneIII型FPGA单精度32位浮点加法器。该加法器采用VHDL语言描述,流水线结构,符合IEEE754单精度浮点表示格式和存储格式。经过QuartusII、MATLAB和Model-SimSE进行联合仿真结果表明,系统的运行精度可以达到10-8数量级,同时该设计可参数化、可作为独立的子系统应用于其他数字信号处理领域。 展开更多

关键词 ieee754 可编程逻辑门阵列 VHDL 浮点加法器

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基于并行预测的前导零预测电路设计 被引量：5

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作者 孙岩 张鑫 金西 《电子测量技术》 2008年第1期84-87,共4页

前导零预测电路是提高浮点加法器运算速度的一个重要手段,本文提出了一种适用于高速浮点加法器的前导零预测电路。它采用了独特的并行预测算法来分别预测做浮点减法运算时结果为正和为负的两种情况下的前导零数,再通过尾数运算结果的进... 前导零预测电路是提高浮点加法器运算速度的一个重要手段,本文提出了一种适用于高速浮点加法器的前导零预测电路。它采用了独特的并行预测算法来分别预测做浮点减法运算时结果为正和为负的两种情况下的前导零数,再通过尾数运算结果的进位来判断运算结果的正负并对前导零预测的结果进行选择。该方法使得浮点减法运算前无需比较尾数的大小,且并行的预测算法共用部分逻辑电路,从而使加法器在运算速度提高的基础上降低了加法器的面积。最终的验证结果表明该方法正确有效。 展开更多

关键词 前导零预测电路 浮点加法器 ieee754 并行预测

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M-DSP中高性能浮点乘加器的设计与实现 被引量：1

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作者 车文博 刘衡竹 田甜 《计算机应用》 CSCD 北大核心 2016年第8期2213-2218,共6页

针对高性能M型数字信号处理器(M-DSP)对浮点运算的性能、面积和功耗要求,研究分析了M-DSP总体结构和浮点运算的指令特点,设计和实现了一种高性能低功耗的浮点乘累加器(FMAC)。该乘加器采用单、双精度通路分离的主体结构,分为六级流水站... 针对高性能M型数字信号处理器(M-DSP)对浮点运算的性能、面积和功耗要求,研究分析了M-DSP总体结构和浮点运算的指令特点,设计和实现了一种高性能低功耗的浮点乘累加器(FMAC)。该乘加器采用单、双精度通路分离的主体结构,分为六级流水站执行,对乘法器、对阶移位等关键模块进行了复用设计,支持双精度和单精度浮点乘法、乘累加、乘累减、单精度点积和复数运算。对所设计的乘加器进行了全面的验证,基于45 nm工艺采用Synopsys公司的Design Compiler工具综合所设计的代码,综合结果表明运行频率可达1 GHz,单元面积36 856μm2;与FT-XDSP中的乘加器相比,面积节省了12.95%,关键路径长度减少了2.17%。 展开更多

关键词 浮点乘法 浮点乘累加器 浮点点积 布斯算法 ieee754

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单双精度浮点加法的可重构设计研究 被引量：1

10

作者 范继聪 洪琪 《计算机工程与设计》 CSCD 北大核心 2013年第11期3889-3893,共5页

为了节约资源,提高浮点加法运算的灵活性,提出一种支持一个双精度浮点加法和两个并行的单精度浮点加法的可重构加法器结构。该加法器结构遵循IEEE754标准,可以实现在双精度浮点加法和单精度浮点加法之间的功能切换,实现资源重用。通过... 为了节约资源,提高浮点加法运算的灵活性,提出一种支持一个双精度浮点加法和两个并行的单精度浮点加法的可重构加法器结构。该加法器结构遵循IEEE754标准,可以实现在双精度浮点加法和单精度浮点加法之间的功能切换,实现资源重用。通过大量的测试验证,该结构功能完全正确。通过资源共用,可以避免资源闲置,综合结果显示该设计在比双精度浮点加法器多用23.5%面积的前提下,可以并行实现两个单精度浮点加法,比实现相同功能的一个双精度浮点加法器和两个单精度浮点加法器共节省40%左右的面积。 展开更多

关键词 浮点算术运算 可重构设计 ieee754标准 功能切换 资源重用

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一种用于浮点乘法的边界筛选伪随机测试方法

11

作者 周汇 俞军 +1 位作者 程君侠 华霞 《计算机工程》 CAS CSCD 北大核心 2008年第8期273-274,280,共3页

复杂测试空间中难以命中的冷僻细节,导致在IEEE浮点算法测试过程中难以验证单条浮点运算的正确性。该文针对传统直接随机测试方法的缺点,提出一种边界筛选生成案例的测试方法。该方法对待测算法边界条件建模,求解边界条件,利用解来构造... 复杂测试空间中难以命中的冷僻细节,导致在IEEE浮点算法测试过程中难以验证单条浮点运算的正确性。该文针对传统直接随机测试方法的缺点,提出一种边界筛选生成案例的测试方法。该方法对待测算法边界条件建模,求解边界条件,利用解来构造筛选操作数的标准,并通过筛选操作数实现测试。实验证明该方法比直接随机测试方法更可靠。 展开更多

关键词 浮点运算 随机测试 修正模式 ieee754标准 边界筛选

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基于HCORDIC的浮点运算协处理器的设计 被引量：5

12

作者 赵创 张为 《电子测量与仪器学报》 CSCD 北大核心 2020年第11期58-65,共8页

通信硬件、信号和图像处理上需要进行大量数学运算,坐标旋转数字计算机(CORDIC)算法可以在硬件上快速计算三角、双曲线、自然对数和平方根函数,IEEE 754标准是目前最常用的浮点数标准,所以提出了一种处理浮点运算的协处理器。高基数自... 通信硬件、信号和图像处理上需要进行大量数学运算,坐标旋转数字计算机(CORDIC)算法可以在硬件上快速计算三角、双曲线、自然对数和平方根函数,IEEE 754标准是目前最常用的浮点数标准,所以提出了一种处理浮点运算的协处理器。高基数自适应性CORDIC(HCORDIC)算法具有收敛速度快的优点,通过设计用于该算法的浮点乘法器和浮点加法器,进而设计出计算多种三角函数和超越函数的浮点运算协处理器架构。该架构可以实现更快的收敛,同时减少了输出延时并具有低误差精度。设计已在现场可编程逻辑门阵列(FPGA)上实现,结果表明,相比于Xilinx CORDIC IP和其他CORDIC架构,在输出延迟、最大工作频率、关键路径和计算精度等方面有更好的表现,该设计可以应用于多种计算场景,具有较强的工程价值。 展开更多

关键词 IEEE 754 FPGA CORDIC HCORDIC 吠陀算法 协处理器

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基于RISC-V浮点指令集FPU的研究与设计 被引量：6

13

作者 潘树朋 刘有耀 +1 位作者 焦继业 李昭 《计算机工程与应用》 CSCD 北大核心 2021年第3期80-86,共7页

针对目前浮点运算软件实现速度慢,不能满足嵌入式处理器实时性要求以及运算种类有限等问题,提出了一种基于RISC-V指令集的浮点处理器,能够执行加法、减法、乘法、除法、平方根、乘累加以及比较运算,完全符合IEEE 754-2008标准。在VCS仿... 针对目前浮点运算软件实现速度慢,不能满足嵌入式处理器实时性要求以及运算种类有限等问题,提出了一种基于RISC-V指令集的浮点处理器,能够执行加法、减法、乘法、除法、平方根、乘累加以及比较运算,完全符合IEEE 754-2008标准。在VCS仿真环境下对浮点处理器进行了功能验证,各模块均能满足正确性要求。将浮点处理器与一款开源处理器核蜂鸟E203集成,使用SMIC 0.18工艺库完成了逻辑综合,并在FPGA上对设计进行了测试。结果表明,该浮点处理器的逻辑门数仅为24200,吞吐量为150 MFLOPS,与已公开文献的设计方案相比,硬件面积分别减少7%、1.5%。综合运行频率可达100 MHz。 展开更多

关键词 浮点处理器 RISC-V指令集 微处理器 IEEE 754-2008标准 逻辑综合

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复合材料各向异性摩擦特性测试实验装置改进设计

14

作者 姚良 渠聚鑫 +1 位作者 姚晓光 李鸿斌 《实验技术与管理》 CAS 北大核心 2020年第11期131-134,共4页

针对现在复合材料摩擦特性测试装置测试效率低、测试功能有限的问题,对实验台机械本体进行了优化改造,搭建了以伺服电动缸的速度控制和拉压力传感变送数据采集为核心的摩擦因数测量系统,以VB6为程序开发平台,编写了集MODBUS RTU通信和IE... 针对现在复合材料摩擦特性测试装置测试效率低、测试功能有限的问题,对实验台机械本体进行了优化改造,搭建了以伺服电动缸的速度控制和拉压力传感变送数据采集为核心的摩擦因数测量系统,以VB6为程序开发平台,编写了集MODBUS RTU通信和IEEE 754浮点数编码数据解析于一体的配套测试程序。该装置可满足复合材料试板与测试运动方向成0°、45°、90°、135°和180°五种典型安装角度下的实验,载荷及速度大小均可设置,并能根据测量结果自动对复合材料在典型方向上的摩擦因数进行计算、显示和回放,用以模拟复合材料不同铺层方向、不同载荷和不同速度下的摩擦环境。 展开更多

关键词 复合材料 各向异性 摩擦因数 测试装置设计 Modbus RTU协议 IEEE 754浮点数标准

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