期刊文献+
共找到1,229篇文章
< 1 2 62 >
每页显示 20 50 100
一款基于新型Field Programmable Gate Array芯片的投影仪梯形校正系统研究与实现 被引量:5
1
作者 曹凤莲 沈庆宏 +1 位作者 盛任农 高敦堂 《南京大学学报(自然科学版)》 CAS CSCD 北大核心 2006年第4期362-367,共6页
投影设备配备的梯形校正普遍存在校正范围小,画面的一些线条和字符边缘会出现毛刺和不平滑现象,矫正效果不理想.如果采用通用的图像处理芯片和复杂的算法,可以解决上述问题,但又会导致成本急剧上升.为了解决上述矛盾,提出一种基于FPGA(F... 投影设备配备的梯形校正普遍存在校正范围小,画面的一些线条和字符边缘会出现毛刺和不平滑现象,矫正效果不理想.如果采用通用的图像处理芯片和复杂的算法,可以解决上述问题,但又会导致成本急剧上升.为了解决上述矛盾,提出一种基于FPGA(Field Programmable Gate Array)芯片的新型梯形校正实现方案,解决了校正范围与锯齿失真的矛盾问题,并为进一步成为芯片级产品铺平了道路.图像处理采用kaiser窗函数和sinc函数相结合的方法进行插值,这样的滤波器改善了旁瓣抑制,具有较好的通带性能.介绍了梯形失真的产生和校正原理,提出了利用FPGA芯片XC3S400作为核心图像处理单元的梯形校正系统的硬件和软件实现,说明了该芯片结构、功能及特性,最后提供了校正的效果图. 展开更多
关键词 图像处理 梯形校正 field programmable gate array 锯齿失真
在线阅读 下载PDF
一种用于高性能FPGA的多功能I/O电路
2
作者 罗旸 刘波 +3 位作者 曹正州 谢达 张艳飞 单悦尔 《半导体技术》 北大核心 2025年第3期265-272,共8页
为了满足等效系统门数为亿门级现场可编程门阵列(FPGA)的高速率、多功能数据传输需求,设计了一种用于高性能FPGA的多功能输入输出(I/O)电路,工作电压为0.95 V,单个I/O电路的最高数据传输速率为2 Gbit/s。通过在输入逻辑电路中设计同一... 为了满足等效系统门数为亿门级现场可编程门阵列(FPGA)的高速率、多功能数据传输需求,设计了一种用于高性能FPGA的多功能输入输出(I/O)电路,工作电压为0.95 V,单个I/O电路的最高数据传输速率为2 Gbit/s。通过在输入逻辑电路中设计同一边沿流水技术的双倍数据速率(DDR)电路,可以使数据不仅能在相同的时钟沿输出,而且能在同一个时钟周期输出。通过分级采样结合时钟分频和偏移技术,仅需4个时钟周期即可完成8∶1数据的转换。另外,该I/O电路还可以对数据输入输出的延时进行调节,采用粗调和细调相结合的方式,共提供512个延时抽头,并且延时的分辨率达到4 ps。仿真和实测结果表明,该多功能I/O电路能为高性能FPGA提供灵活、多协议的高速数据传输功能。 展开更多
关键词 现场可编程门阵列(FPGA) 输入输出(I/O)电路 多电平标准 双倍数据速率(DDR) 串并转换器(SerDes)
在线阅读 下载PDF
考虑力学形变的相控阵天线波束控制实现策略
3
作者 王奇 潘宇宁 +1 位作者 郑峻峰 王力 《系统工程与电子技术》 北大核心 2025年第8期2421-2428,共8页
针对相控阵天线在受载变形下的实时波束控制问题,提出一种基于神经网络等效的天线波束控制策略,其具有等效不同电控函数的能力,且适合于硬件编程实现。通过计算资源分配及并行化编程,形成了该策略的控制器,其对于不同形变具有适配性。... 针对相控阵天线在受载变形下的实时波束控制问题,提出一种基于神经网络等效的天线波束控制策略,其具有等效不同电控函数的能力,且适合于硬件编程实现。通过计算资源分配及并行化编程,形成了该策略的控制器,其对于不同形变具有适配性。相关研究对于实验室内天线阵面受载变形的波束控制有效性测评具有支撑作用。 展开更多
关键词 相控阵天线 波束控制 可编程逻辑器件 神经网络 力学形变
在线阅读 下载PDF
基于FPGA的功率器件封装缺陷实时检测
4
作者 谭会生 吴文志 张杰 《半导体技术》 北大核心 2025年第10期1048-1056,共9页
针对基于机器视觉的功率器件封装缺陷检测技术实时性差、计算资源消耗较高的问题,基于现场可编程门阵列(FPGA)设计了一种功率器件封装缺陷实时检测器。首先,提出一种基于深度可分离卷积(DSConv)的轻量化Mini-DSCNet卷积网络,使用深度卷... 针对基于机器视觉的功率器件封装缺陷检测技术实时性差、计算资源消耗较高的问题,基于现场可编程门阵列(FPGA)设计了一种功率器件封装缺陷实时检测器。首先,提出一种基于深度可分离卷积(DSConv)的轻量化Mini-DSCNet卷积网络,使用深度卷积和逐点卷积代替标准卷积。仿真结果表明,该模型的浮点运算量(FLOPs)和参数量(Params)分别约为MobileNetV1的4.375%和0.021%,准确率约为91.80%。其次,采用定点量化算法将浮点数权重量化为有符号定点数,测试结果表明,其平均误差约为0.483%。最后,采用多通道并行流水线架构优化设计,降低了系统的资源消耗,提高了系统的处理速度。实验结果显示,在100 MHz时钟频率下,该检测器的推理速度分别约为CPU的17.10倍、GPU的2.47倍,显著提升了功率器件封装缺陷检测的实时性。 展开更多
关键词 功率器件 封装缺陷检测 Mini-DSCNet卷积网络 现场可编程门阵列(FPGA) 硬件加速
在线阅读 下载PDF
5G低轨卫星通信下行链路同步实验平台设计
5
作者 杨德伟 孙为宗 +2 位作者 李念祖 杨涛 何东轩 《实验室研究与探索》 北大核心 2025年第6期12-17,22,共7页
为了加强学生对5G低轨卫星通信下行链路同步算法的理解,结合5G同步块(SSB)结构,设计了利用主同步信号(PSS)分段相关进行时间同步和小数倍频偏估计、通过频域相关进行整数倍频偏估计的时频同步方案,并采用解调参考信号(DM-RS)完成物理广... 为了加强学生对5G低轨卫星通信下行链路同步算法的理解,结合5G同步块(SSB)结构,设计了利用主同步信号(PSS)分段相关进行时间同步和小数倍频偏估计、通过频域相关进行整数倍频偏估计的时频同步方案,并采用解调参考信号(DM-RS)完成物理广播信道的接收。搭建了基于现场可编程门阵列(FPGA)的实验平台,并利用Matlab和Vivado软件对设计方案的可行性与有效性进行仿真验证。结果表明,该方案具有较好的同步性能,逻辑资源消耗合理,各项指标均符合要求,对学生设计低轨卫星通信下行链路接收机具有较好的实践指导意义。 展开更多
关键词 5G 卫星通信 时频同步 现场可编程门阵列 实验平台
在线阅读 下载PDF
高速低消耗数字插值滤波器设计
6
作者 姚亚峰 王桐 +1 位作者 徐洋洋 辛拯宇 《湖南大学学报(自然科学版)》 北大核心 2025年第6期195-202,共8页
针对传统数字插值滤波器硬件资源消耗大、工作速度慢等问题,提出一种基于运算资源复用的改进数字插值滤波器的设计方法.该方法在多相数字插值滤波器的基础上,对滤波器架构进行了优化,实现核心运算资源的复用,可以明显降低电路资源消耗... 针对传统数字插值滤波器硬件资源消耗大、工作速度慢等问题,提出一种基于运算资源复用的改进数字插值滤波器的设计方法.该方法在多相数字插值滤波器的基础上,对滤波器架构进行了优化,实现核心运算资源的复用,可以明显降低电路资源消耗和功耗.提出的新型构架滤波器采用FPGA平台进行了原型验证,并与传统插值滤波器、多路并行插值滤波器和多相插值滤波器进行了对比.结果表明,改进滤波器所占用寄存器数量较传统结构减少65%,较多路并行结构减少73%,较多相结构减少28%;最大工作时钟频率较传统结构提升129%,较多路并行结构提升13.8%,功耗也要低于传统结构、多路并行结构,更适合高速、低消耗等应用场景. 展开更多
关键词 插值 数字滤波器 现场可编程门阵列(FPGA) 数模转换器 数字上变频
在线阅读 下载PDF
超低数字延时并网逆变器实验平台设计
7
作者 张智雄 彭卓彬 谷建伟 《实验室研究与探索》 北大核心 2025年第8期84-88,共5页
为了有效降低并网逆变器数字延时,设计了基于现场可编程门阵列(FPGA)的超低数字延时并网逆变器实验平台。该平台采用紫光同创公司的PGL25G系列FPGA作为驱动控制芯片,德州仪器公司的DSP28337D作为算法控制芯片,并运用即时采样方法实现了... 为了有效降低并网逆变器数字延时,设计了基于现场可编程门阵列(FPGA)的超低数字延时并网逆变器实验平台。该平台采用紫光同创公司的PGL25G系列FPGA作为驱动控制芯片,德州仪器公司的DSP28337D作为算法控制芯片,并运用即时采样方法实现了基于FPGA的超低数字延时空间矢量脉冲宽度调制(SVPWM)数字化。与传统的对称规则采样方法相比,该方法显著降低了系统的计算延时,从而有效降低了系统并网电流谐波含量,提升了系统稳定性。 展开更多
关键词 并网逆变器 现场可编程门阵列 超低数字延时 实验平台
在线阅读 下载PDF
Winograd异构采样窗口卷积加速算子
8
作者 彭允 王玉冰 +7 位作者 梁磊 宋悦 邱橙 雷宇鑫 贾鹏 缪国庆 秦莉 王立军 《计算机工程》 北大核心 2025年第9期71-79,共9页
近年来,人工智能在大模型、自动驾驶、机器人等领域得到广泛应用。神经网络作为人工智能的核心,具备大数据处理、学习适应复杂模式和完成各种任务的功能。神经网络通常利用卷积运算提取输入数据的局部特征,帮助其学习并理解图像、声音... 近年来,人工智能在大模型、自动驾驶、机器人等领域得到广泛应用。神经网络作为人工智能的核心,具备大数据处理、学习适应复杂模式和完成各种任务的功能。神经网络通常利用卷积运算提取输入数据的局部特征,帮助其学习并理解图像、声音等数据的结构和模式。然而,在一次卷积运算过程中涉及密集的乘累加运算,占据了绝大部分的卷积运算时间,成为了神经网络实时部署的技术瓶颈。从硬件层面加速卷积运算,提出一种Winograd异构采样窗口卷积加速算子,采用异构4×2采样窗口提升数据利用率,采用流水线、定点化等手段设计Winograd硬件加速模块,提出基于池化融合的ReLU模块。在现场可编辑逻辑门阵列(FPGA)上进行原型验证实验,实验结果表明,所提算子对比单路原始滑窗卷积共获得86.4倍的加速比,对比三路滑窗卷积获得28.8倍的加速比,读写数据量减少为原来的11.07%,资源消耗比同类型Winograd卷积加速算子低,对比快速傅里叶变换(FFT)有明显优势,具备大规模集成和构建卷积神经网络的能力。 展开更多
关键词 Winograd 卷积加速算子 硬件加速 异构采样 现场可编辑逻辑门阵列
在线阅读 下载PDF
基于HLS的高精度位移测量算法的硬件加速设计
9
作者 陈昊然 王天昊 +5 位作者 路美娜 宋茂新 罗环 吴晓宇 骆冬根 裘桢炜 《系统工程与电子技术》 北大核心 2025年第2期341-351,共11页
针对高精度位移传感器对高速位移测量算法的运行速度、可移植性及降低研发成本的需求,提出一种基于高层次综合(high-level synthesis, HLS)技术的高精度测量算法的硬件加速设计方法。使用HLS技术实现C++语言到Verilog语言的综合,针对高... 针对高精度位移传感器对高速位移测量算法的运行速度、可移植性及降低研发成本的需求,提出一种基于高层次综合(high-level synthesis, HLS)技术的高精度测量算法的硬件加速设计方法。使用HLS技术实现C++语言到Verilog语言的综合,针对高精度位移测量算法设计策略,利用HLS技术中的流水化和数组重构等优化技术进行硬件加速,并将其封装为知识产权(intellectual property, IP)核,提高算法的可移植性。以Xilinx公司的Kintex-7系列现场可编程门阵列(field-programmable gate array, FPGA)芯片XC7K325TFFG676为载体的测量系统实验结果表明,整个算法耗时91.8μs,相比数字信号处理(digital signal processor, DSP)单元将运行时间缩短了308.2μs,测量精度达到44.44 nm,稳定性为49.20 nm,线性度为0.503‰。 展开更多
关键词 高层次综合技术 位移检测 现场可编程门阵列 硬件加速
在线阅读 下载PDF
一种伯努利粒子滤波器的FPGA实现
10
作者 连红飞 李东升 +3 位作者 蒋彦雯 范红旗 肖怀铁 王国嫣 《系统工程与电子技术》 北大核心 2025年第2期398-405,共8页
针对伯努利粒子滤波器在嵌入式应用环境中的高速、高效计算问题,以雷达微弱目标联合检测估计伯努利粒子滤波器为例,提出一种功能模块化、粒子规模可扩展的现场可编程门阵列(field programmable gate array, FPGA)实现架构,并通过粒子状... 针对伯努利粒子滤波器在嵌入式应用环境中的高速、高效计算问题,以雷达微弱目标联合检测估计伯努利粒子滤波器为例,提出一种功能模块化、粒子规模可扩展的现场可编程门阵列(field programmable gate array, FPGA)实现架构,并通过粒子状态流水计算、分层累加求和、并行化重采样等手段进一步提高滤波计算速度。Xilinx ZC706评估板板载测试实验证明了所提架构良好的可扩展性和优异的加速比,当粒子数量为1 024时,相较于Intel Corei3-4130 CPU计算环境下的加速比约为10~4量级,该结果对伯努利粒子滤波技术在雷达、机器人、导航制导等领域的应用具有重要参考价值。 展开更多
关键词 伯努利粒子滤波器 现场可编程门阵列 实时信号处理 流水并行化 重采样 联合检测估计
在线阅读 下载PDF
光伏发电系统PWM均值化实时仿真方法
11
作者 匡维兴 徐涛 +3 位作者 蒋春红 郝正航 陈卓 熊国江 《实验室研究与探索》 北大核心 2025年第10期69-75,共7页
针对传统实时仿真在高频电力电子器件中计算效率低、资源占用高的问题,提出一种基于FPGA-UREP均值化原理的电磁暂态实时仿真方法。该方法使用FPGA_(1)并行生成高频PWM信号,并通过高速I/O接口传输至FPGA_(2)并采用均值化技术处理;UREP模... 针对传统实时仿真在高频电力电子器件中计算效率低、资源占用高的问题,提出一种基于FPGA-UREP均值化原理的电磁暂态实时仿真方法。该方法使用FPGA_(1)并行生成高频PWM信号,并通过高速I/O接口传输至FPGA_(2)并采用均值化技术处理;UREP模块负责光伏阵列、电网及控制模块的大步长(50μs)仿真,并与FPGA通过UDP高速通信实现数据交互。在光照突变和a相短路故障2种场景下的实验表明,该方法的实时仿真与Simulink离线仿真所得的交流电流、直流电压及输出功率高度吻合。该方法在保留PWM动态特性的同时,显著提高了仿真效率并降低了FPGA资源占用,可为新能源并网系统实时仿真提供参考。 展开更多
关键词 PWM均值化 平均模型 光伏发电系统 电磁暂态仿真 现场可编程门阵列
在线阅读 下载PDF
基于FPGA的SAR图像目标检测加速器设计
12
作者 汤亮 王小华 陈立福 《现代雷达》 北大核心 2025年第6期30-38,共9页
主流的基于中央处理器(CPU)和图形处理器(GPU)的合成孔径雷达(SAR)图像目标检测算法,存在模型大、计算复杂度高、并行度低和功耗高等缺点,不适合部署在卫星和无人机等资源有限的平台上。文中在综合考虑板卡资源、功耗、推理速度和精度... 主流的基于中央处理器(CPU)和图形处理器(GPU)的合成孔径雷达(SAR)图像目标检测算法,存在模型大、计算复杂度高、并行度低和功耗高等缺点,不适合部署在卫星和无人机等资源有限的平台上。文中在综合考虑板卡资源、功耗、推理速度和精度的条件下,设计了一种基于现场可编程门阵列(FPGA)的SAR图像目标检测加速器。该加速器采用的网络模型为优化后的YOLOv4-tiny,模型通过16位定点数优化数据位宽并加入空洞卷积来替换标准卷积,从而缩减了网络模型及参数,以便于部署在资源受限的FPGA上;在FPGA卷积层的实现中,采用了多重循环展开并行和循环分块并行的方法来加速卷积运算。实验结果表明,优化的算法在FPGA上获得了15.24 GOPS的吞吐量,每张图像识别速度为256 ms,介于CPU与GPU之间,但是由于FPGA硬件功耗仅为3.06 W,所以所提算法的能效比分别达到了CPU和GPU的18.4倍和7.3倍。 展开更多
关键词 现场可编程门阵列 合成孔径雷达 硬件加速器 YOLOv4-tiny网络 目标检测
在线阅读 下载PDF
基于异构平台的声呐数据采集系统设计
13
作者 邹佳运 孙嘉瑞 +2 位作者 师英杰 吴永清 王东辉 《声学技术》 北大核心 2025年第3期376-385,共10页
针对水下无人航行器(underwater unmanned vehicle, UUV)数据采集及程序更新需求,采用模块化软硬件协同开发的思想,设计实现了一种UUV主动声呐数据采集更新系统。系统由具有异构架构的现场可编程门阵列芯片Zynq7020为核心的主动声呐硬... 针对水下无人航行器(underwater unmanned vehicle, UUV)数据采集及程序更新需求,采用模块化软硬件协同开发的思想,设计实现了一种UUV主动声呐数据采集更新系统。系统由具有异构架构的现场可编程门阵列芯片Zynq7020为核心的主动声呐硬件平台与上位机软件组成,实现了主动声呐数据的采集、存储、回读与固件在线更新功能。采用轻量级网络协议栈(light weight IP, LwIP)实现传输控制协议,通过基于应答机制的应用层帧协议,解决了传统传输控制协议/互联网协议(transmission control protocol/internet protocol, TCP/IP)字节流传输过程中数据包粘连的问题,可充分发挥TCP/IP协议可靠性高的优点。经过试验测试,该系统可正常稳定地完成水声数据的采集、存储与回传,同时在保持水密条件下实现程序在线更新功能,证明系统具有实用价值。 展开更多
关键词 水下无人航行器(UUV) 主动声呐 轻量级网络协议栈 传输控制协议/互联网协议(TCP/IP) 现场可编程门阵列
在线阅读 下载PDF
一种可编程异构芯片设计方法应用于视频桥接
14
作者 王潘丰 蔡懿慈 《电子学报》 北大核心 2025年第1期72-83,共12页
随着智能时代的到来,越来越多的设备拥有摄像头和显示屏,而它们具有各种各样不同接口和视频格式,视频桥接面临新的挑战.以往的解决方案是根据接口和视频格式的需求采用不同的电路,如现场可编程门阵列(Field Programmable Gate Array,FP... 随着智能时代的到来,越来越多的设备拥有摄像头和显示屏,而它们具有各种各样不同接口和视频格式,视频桥接面临新的挑战.以往的解决方案是根据接口和视频格式的需求采用不同的电路,如现场可编程门阵列(Field Programmable Gate Array,FPGA)、图形处理器(Graphics Processing Unit,GPU)和专用集成电路(Application Specific Integrated Circuit,ASIC)等.但这种单一的电路模式难以同时满足低成本、超低功耗和小型化的要求,尤其是在移动显示领域.本文提出了一种新的异构体系架构,它将FPGA、微控制单元(MicroController Unit,MCU)、ASIC和存储器无缝集成到一个芯片中.该芯片不仅实现了小型化,而且具有低成本和低功耗的优势;更重要的是该款芯片可以支持不同接口和视频格式的桥接需求.针对不同算法的应用,本文给出了使用该芯片的评估方法和解决方案,为架构设计提供了依据.该芯片已成功在22 nm工艺流片,整体尺寸约为4 mm×4 mm,总功耗约为200 mW.它可以支持3840×2160分辨率和144 Hz刷新率的视频输入格式,1080×2340分辨率和90 Hz刷新率的视频输出格式.在实现同样视频桥接功能的应用时,本文所提芯片的面积和功耗均小于AMD芯片XC7K325T和Zynq Z7035的1/10.换而言之,针对此类场景的应用,本文方案在成本和功耗方面相比于传统商业FPGA有显著优化. 展开更多
关键词 异构架构 可编程 现场可编程门阵列(FPGA) 专用集成电路(ASIC) 视频桥接 低功耗
在线阅读 下载PDF
一种硬件在环远程在线实验系统设计与实现
15
作者 唐永鹤 井靖 +1 位作者 刘春玲 朱兵 《实验室研究与探索》 北大核心 2025年第4期51-55,60,共6页
针对硬件类在线实验真实体验感不强、灵活性不足的问题,以嵌入式系统设计课程在线实验为例,设计并实现了一种硬件在环远程在线实验系统。采用三维建模技术模拟线下模块选择、连线等操作,并将相应操作自动投射到后台的实体硬件设备上,同... 针对硬件类在线实验真实体验感不强、灵活性不足的问题,以嵌入式系统设计课程在线实验为例,设计并实现了一种硬件在环远程在线实验系统。采用三维建模技术模拟线下模块选择、连线等操作,并将相应操作自动投射到后台的实体硬件设备上,同时采用摄像头远程监测硬件设备的实验现象,增强在线实验的真实体验感。采用现场可编程门阵列(FPGA)作为传感器模块与核心控制板之间的桥梁,通过自动生成和下载FPGA配置逻辑,实现传感器模块与核心控制板的透明动态连接,增强系统的灵活性。结果表明,该系统不仅真实体验感强、操作方便,还克服了硬件类实验的时空限制,大幅拓展了学生参与实验的时间与空间,可有效提升实验设备的利用率。 展开更多
关键词 硬件在环 在线实验 嵌入式系统 三维建模 现场可编程门阵列
在线阅读 下载PDF
基于FPGA环形振荡电路的温度测量优化
16
作者 朱忠峻 胡定华 +1 位作者 李强 周凯航 《电子测量与仪器学报》 北大核心 2025年第3期102-114,共13页
环形振荡电路作为一种基于现场可编程门阵列(FPGA)的温度传感器,因其结构简单、成本低廉且易于集成的优势,在温度检测领域得到了广泛应用。然而,环形振荡电路的测温精度易受多种因素的影响,包括非门个数、非门布局、振荡频率、采样时长... 环形振荡电路作为一种基于现场可编程门阵列(FPGA)的温度传感器,因其结构简单、成本低廉且易于集成的优势,在温度检测领域得到了广泛应用。然而,环形振荡电路的测温精度易受多种因素的影响,包括非门个数、非门布局、振荡频率、采样时长、采样间隔以及冷却时间等设计和操作参数。因此,如何优化这些参数以提升测温精度具有重要的研究意义。基于控制变量法,系统地分析了上述关键参数对环形振荡电路测温性能的影响。首先,通过实验研究不同非门个数对振荡频率与测温误差的影响,发现非门个数的增加会降低振荡频率;进一步实验表明,将非门个数优化设置为40~48,可获得最佳的测温精度和分辨率。此外,对非门布局进行了深入分析,发现同可编程逻辑块(CLB)下左右Slice互连的延迟远大于跨CLB的互连延迟,通过布局优化选用特定的布局可以有效增加延迟,进而优化测温精度。通过对比采样时长、采样间隔及冷却时间等参数组合,提出了最优的系统参数配置。在最佳参数组合下的实验验证显示,温度误差最低可减少0.5℃,在25℃~85℃环境下相较于对比参数组合,平均温度误差从2.0℃下降到了1.2℃,降低了0.7℃,且在65℃以上的环境下,温度误差能够稳定控制在±1℃以内。最终结果证明,提出的参数优化方法显著提升了环形振荡电路的测温精度,为FPGA温度传感器的设计和应用提供了有力支持。 展开更多
关键词 温度传感器 环形振荡电路 传感器阵列 现场可编程门阵列(FPGA)
在线阅读 下载PDF
基于FPGA的中子多重性移位寄存器设计与验证
17
作者 胡文兴 张焱 +4 位作者 张浩然 李明玉 孟祥厅 刘翅 王仁波 《核电子学与探测技术》 北大核心 2025年第3期325-333,共9页
中子多重性计数是一种重要的核材料非破坏性分析方法,通过多重性移位寄存器对中子多重性计数器获取的脉冲时间序列进行统计,实现对铀钚等核材料的准确测量。为了实现多重性移位寄存器的自主设计研发,本文基于现场可编程门阵列(FPGA)开... 中子多重性计数是一种重要的核材料非破坏性分析方法,通过多重性移位寄存器对中子多重性计数器获取的脉冲时间序列进行统计,实现对铀钚等核材料的准确测量。为了实现多重性移位寄存器的自主设计研发,本文基于现场可编程门阵列(FPGA)开发了一款多重性移位寄存器原理样机,并采用模拟脉冲时间序列的方法实现无源验证。结果表明,样机得到的多重计数率与模拟结果的相对偏差小于5%。本文设计的多重性移位寄存器对国产化中子多重性测量装置的研究具有重要的现实意义。 展开更多
关键词 中子多重性计数 非破坏性分析 多重性移位寄存器 FPGA
在线阅读 下载PDF
轻量级异构安全函数计算加速框架
18
作者 赵川 何章钊 +3 位作者 王豪 孔繁星 赵圣楠 荆山 《计算机科学》 北大核心 2025年第4期301-309,共9页
当前,数据已成为关键战略资源,数据挖掘和分析技术在各行业发挥着重要作用,但也存在着数据泄露的风险。安全函数计算(Secure Function Evaluation,SFE)可以在保证数据安全的前提下完成任意函数的计算。Yao协议是一种用于实现安全函数计... 当前,数据已成为关键战略资源,数据挖掘和分析技术在各行业发挥着重要作用,但也存在着数据泄露的风险。安全函数计算(Secure Function Evaluation,SFE)可以在保证数据安全的前提下完成任意函数的计算。Yao协议是一种用于实现安全函数计算的协议,该协议在混淆电路(Garbled Circuit,GC)生成和计算阶段含有大量加解密计算操作,且在不经意传输(Oblivious Transfer,OT)阶段具有较高的计算开销,难以满足复杂的现实应用需求。针对Yao协议的效率问题,基于现场可编程门阵列(Field Programmable Gate Array,FPGA)的异构计算对Yao协议进行加速,并结合提出的轻量级代理不经意传输协议,最终设计出轻量级异构安全计算加速框架。该方案中,混淆电路生成方和代理计算方都实现了CPU-FPGA异构计算架构。该架构借助CPU擅长处理控制流的优势和FPGA的并行处理优势对混淆电路生成阶段和计算阶段进行加速,提高了生成混淆电路和计算混淆电路的效率,减轻了计算压力。另外,相比于通过非对称密码算法实现的不经意传输协议,在轻量级代理不经意传输协议中,混淆电路生成方和代理计算方只需执行对称操作,代理计算方即可获取用户输入对应的生成方持有的随机数。该轻量级代理不经意传输协议减轻了用户和服务器在不经意传输阶段的计算压力。实验证明,在局域网环境下,与Yao协议的软件实现(TinyGarble框架)相比,该方案的计算效率至少提高了128倍。 展开更多
关键词 安全函数计算 现场可编程门阵列 混淆电路 不经意传输 异构计算
在线阅读 下载PDF
适用于SVG控制系统的硬件在环实时仿真平台设计 被引量:1
19
作者 王志远 韩峰 +3 位作者 郭聪 石国辉 温源 殷晓飞 《电力系统及其自动化学报》 北大核心 2025年第1期151-158,共8页
在静止无功发生器投运前对其控制装置进行功能验证,这对缩短研发周期和保证设备的安全稳定运行至关重要,为此提出一种适用于静止无功发生器控制系统的硬件在环实时仿真平台设计方法。首先,基于MATLAB Simulink Real-Time环境对静止无功... 在静止无功发生器投运前对其控制装置进行功能验证,这对缩短研发周期和保证设备的安全稳定运行至关重要,为此提出一种适用于静止无功发生器控制系统的硬件在环实时仿真平台设计方法。首先,基于MATLAB Simulink Real-Time环境对静止无功发生器一次回路等效建模,模拟主回路系统实时运行和故障工况;然后,为有效平衡仿真计算量和仿真精度,对静止无功发生器模块拓扑电路进行分析得到等效电路模型,并采用现场可编程门阵列搭建静止无功发生器基于模块等效的快速仿真模型;最后,通过静止无功发生器在直流调压、定功率控制阶跃响应和高压穿越工况下的仿真分析,验证了所提平台的精准性和有效性。 展开更多
关键词 静止无功发生器 现场可编程门阵列 硬件在环 实时仿真
在线阅读 下载PDF
多轴步进电机速度曲线算法的时分复用策略
20
作者 吴博 雷兴明 +1 位作者 王邦继 刘德兴 《电子测量技术》 北大核心 2025年第12期108-116,共9页
针对多轴步进电机控制器实现过程中,需要进行硬件逻辑的复用,导致逻辑资源占用量过多的问题,提出一种速度曲线算法的时分复用策略。首先,基于刚体绕定轴转动的运动学理论及步进电机控制原理,建立了步进电机控制脉冲周期与运动学物理量... 针对多轴步进电机控制器实现过程中,需要进行硬件逻辑的复用,导致逻辑资源占用量过多的问题,提出一种速度曲线算法的时分复用策略。首先,基于刚体绕定轴转动的运动学理论及步进电机控制原理,建立了步进电机控制脉冲周期与运动学物理量之间的映射关系;其次,结合脉冲计算公式将匀加速与匀减速两种转动模式进行合并,优化了速度曲线的计算方法;然后,采用时分复用的设计思想,在单轴非时分复用控制的基础上,充分利用控制脉冲输出的时间间隔,进行了多轴速度曲线算法的时分复用设计;最后实现了两轴步进电机时分复用控制器IP核,相较于两轴非时分复用IP核,逻辑资源使用量降低了33.68%,热功耗降低了14.04%,并搭建硬件实验平台进行了算法验证。结果表明,时分复用IP核可以实现两轴步进电机的精确控制,角位移跟随误差均在±8 step(±0.9°)以内。 展开更多
关键词 多轴步进电机 开环控制 速度曲线 时分复用 现场可编程门阵列(FPGA)
在线阅读 下载PDF
上一页 1 2 62 下一页 到第
使用帮助 返回顶部