RC4加密算法改进研究及电路设计 被引量：2

1

作者 雷文媛 夏宏 师瑞峰 《计算机工程与设计》 北大核心 2024年第9期2561-2568,共8页

针对软件实现RC4算法易遭受攻击且效率不高的问题,基于硬件电路实现算法的思想,引入快速伪随机数发生器提出一种改进RC4并设计电路实现。结合种子密钥和伪随机数进行字节内部与字节间的置乱改进初始化算法,提高算法安全性;设计消耗更少... 针对软件实现RC4算法易遭受攻击且效率不高的问题,基于硬件电路实现算法的思想,引入快速伪随机数发生器提出一种改进RC4并设计电路实现。结合种子密钥和伪随机数进行字节内部与字节间的置乱改进初始化算法,提高算法安全性;设计消耗更少时钟周期的电路生成密钥流,提升加密效率。NIST检测显示改进RC4的密钥流序列随机性优于现存基于硬件的RC4产生的密钥流,仿真结果表明,电路能够完成正确加解密。 展开更多

关键词 加密算法 流密码 伪随机数发生器 密钥流随机性 硬件加密 混合进位加法器 随机性检测

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蒙哥马利模乘算法改进及硬件实现

2

作者 任仕伟 王华阳 +1 位作者 郝越 薛丞博 《北京理工大学学报》 EI CAS CSCD 北大核心 2024年第3期306-311,共6页

在嵌入式和物联网等领域的加密应用场景中,需要在加密实现的性能和资源消耗之间找到综合效率最佳的平衡点.模乘法器是Rivest-Shamir-Adleman算法(RSA)和椭圆曲线密码(ECC)等公钥密码算法的核心运算模块,其资源占用和运算速度直接影响上... 在嵌入式和物联网等领域的加密应用场景中,需要在加密实现的性能和资源消耗之间找到综合效率最佳的平衡点.模乘法器是Rivest-Shamir-Adleman算法(RSA)和椭圆曲线密码(ECC)等公钥密码算法的核心运算模块,其资源占用和运算速度直接影响上层密码算法的整体性能.本文提出高效低延迟的蒙哥马利模乘算法可以有效降低运算量,减少硬件设计的复杂度,结合使用提出的5-2低延迟加法器进一步降低模乘法器的关键路径长度,从而提高算法的运行效率.在Xilinx-K7系列平台上实现的1024位模乘运算模块系统主频可达278 MHz,同时面积时间积(ATP)比已有同类算法提高了15%以上,综合效率表现最优.结果表明,改进后的蒙哥马利模乘算法硬件资源消耗低,适用于物联网等轻量级密码系统. 展开更多

关键词 加密算法 模乘 蒙哥马利 保留进位加法器

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基于Parallel_CORDIC的高精度高速度直接数字频率合成器的FPGA实现 被引量：13

3

作者 祁艳杰 刘章发 《电子学报》 EI CAS CSCD 北大核心 2014年第7期1392-1397,共6页

本文提出了一种直接数字频率合成器(DDFS)的设计,以Parallel_CORDIC(COrdinate Rotation Digital Computer)算法模块替代传统的查找表方式,实现了相位与幅度的一一对应,输出相位完全正交的正余弦波形;同时应用旋转角度预测及4:2的进位... 本文提出了一种直接数字频率合成器(DDFS)的设计,以Parallel_CORDIC(COrdinate Rotation Digital Computer)算法模块替代传统的查找表方式,实现了相位与幅度的一一对应,输出相位完全正交的正余弦波形;同时应用旋转角度预测及4:2的进位保存加法器(CSA)技术,将速度比传统CORDIC算法提高41.7%,精度提高到10-4.最后以Xilinx的FPGA硬件实现整个设计. 展开更多

关键词 直接数字频率合成技术(DDFS) PARALLEL CORDIC 进位保存加法器(csa) FPGA

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多位快速加法器的设计 被引量：3

4

作者 詹文法 马俊 +1 位作者 谢莹 黄玉 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2005年第10期1281-1283,共3页

加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快... 加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快等优点。 展开更多

关键词 半加器 全加器 超前进位加法器 二叉树法

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高速FIR滤波器的流水线结构 被引量：7

5

作者 张维良 郭兴波 +2 位作者 潘长勇 杨知行 韩周安 《电讯技术》 北大核心 2002年第2期57-60,共4页

通过一个 13阶线性相位的平方根升余弦滚降FIR数字滤波器的结构设计 ,介绍了如何应用流水线技术来设计高速FIR滤波器。考虑到FPGA的容量问题 ,对采用流水线技术之后的FIR滤波器占用的硬件资源进行了分析 。

关键词 FIR滤波器 流水线结构 数字滤波器

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16位超前进位加法器的设计 被引量：8

6

作者 谢莹 陈琳 《合肥工业大学学报（自然科学版）》 CAS CSCD 2004年第4期450-454,共5页

电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯... 电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯的超前进位加法器带负载能力不足等问题,从而在实际电路中使加法器的运算速度达到最优。根据这种理论,可以推导得到最优的任意位加法器。 展开更多

关键词 半加器 全加器 超前进位加法器 4位超前进位加法器 16位超前进位加法器

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高阶∑△ADC的抽取滤波器的设计 被引量：1

7

作者 曾健平 孙凡博 +2 位作者 叶英 谢海情 章兢 《湖南大学学报（自然科学版）》 EI CAS CSCD 北大核心 2009年第3期36-39,共4页

通过优化和改进梳状滤波器结构,采用FIR补偿滤波器以补偿通带衰减,并合理安排硬件电路以节省面积,设计了一种高速、低功耗高阶∑△ADC中的抽取滤波器.应用Matlab进行电路仿真,该滤波器阻带衰减为-65 dB,通带纹波为±0.05 dB,过渡带... 通过优化和改进梳状滤波器结构,采用FIR补偿滤波器以补偿通带衰减,并合理安排硬件电路以节省面积,设计了一种高速、低功耗高阶∑△ADC中的抽取滤波器.应用Matlab进行电路仿真,该滤波器阻带衰减为-65 dB,通带纹波为±0.05 dB,过渡带为0.454fs^0.583fs.经过VerilogXL和系统验证,该滤波器完全满足∑△ADC的系统要求. 展开更多

关键词 滤波器 ADC 有限冲激响应 进位保留加法器

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子字并行加法器的研究与实现 被引量：2

8

作者 马胜 黄立波 +2 位作者 王志英 刘聪 戴葵 《计算机工程与应用》 CSCD 北大核心 2009年第36期54-59,共6页

子字并行加法器能够有效提高多媒体应用程序的处理性能。基于门延迟模型对加法器原理及性能进行了分析,设计了进位截断和进位消除两种子字并行控制机制。在这两种机制的指导下,实现了多种子字并行加法器,并对它们的性能进行了比较和分... 子字并行加法器能够有效提高多媒体应用程序的处理性能。基于门延迟模型对加法器原理及性能进行了分析,设计了进位截断和进位消除两种子字并行控制机制。在这两种机制的指导下,实现了多种子字并行加法器,并对它们的性能进行了比较和分析。结果表明进位消除机制相对于进位截断机制需要较短的延时,较少的逻辑门数以及较低的功耗。在各种子字并行加法器中,Kogge-Stone加法器具有最少的延迟时间,RCA加法器具有最少的逻辑门数和最低的功耗。研究结果可以用于指导子字并行加法器的设计与选择。 展开更多

关键词 子字并行 加法器 进位截断 进位消除

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异步超前进位加法器设计 被引量：3

9

作者 杨银堂 徐阳扬 +1 位作者 周端 弥晓华 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2009年第1期33-37,共5页

提出了一种新的高速加法器电路.该加法器采用混合握手协议,将超前进位与异步自定时技术相结合,根据进位链出现的概率大小来分配进位路径,可以在保持异步结构低功耗的同时提高运算速度.仿真结果表明,在SMIC 0.18μm工艺下,32位异步超前... 提出了一种新的高速加法器电路.该加法器采用混合握手协议,将超前进位与异步自定时技术相结合,根据进位链出现的概率大小来分配进位路径,可以在保持异步结构低功耗的同时提高运算速度.仿真结果表明,在SMIC 0.18μm工艺下,32位异步超前进位加法器平均运算完成时间为0.880932 ns,其速度是同步串行加法器的7.33倍,是异步串行加法器的1.364倍和异步进位选择加法器的1.123倍,且电路面积和功耗开销小于异步进位选择加法器. 展开更多

关键词 异步 并行 超前进位 加法器 自定时

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基于Montgomery模乘的RSA加密处理器 被引量：6

10

作者 薛念 潘赟 +1 位作者 张宇弘 严晓浪 《计算机工程》 CAS CSCD 北大核心 2010年第13期125-127,共3页

提出一种基4的Montgomery模乘算法及优化的硬件结构,将传统基2模乘运算迭代次数减少近一半。在该模乘模块基础上设计高速RSA加密处理器,采用进位保留形式的全并行模幂运算流程,避免长进位链和中间结果转换的问题。结果表明,该设计同时适... 提出一种基4的Montgomery模乘算法及优化的硬件结构,将传统基2模乘运算迭代次数减少近一半。在该模乘模块基础上设计高速RSA加密处理器,采用进位保留形式的全并行模幂运算流程,避免长进位链和中间结果转换的问题。结果表明,该设计同时适应FPGA和ASIC实现,完成一次标准1 024位RSA加密运算仅需9 836个周期,加密速率提高50%以上。 展开更多

关键词 RSA加密 模乘 模幂 蒙哥马利 进位保留加法器

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基于现场可编程门阵列的高斯滤波算法优化实现 被引量：5

11

作者 陈超 罗小华 +1 位作者 陈淑群 俞国军 《浙江大学学报（工学版）》 EI CAS CSCD 北大核心 2017年第5期969-975,共7页

针对传统高斯滤波算法硬件设计方法中关键路径较长、逻辑延时较大的问题,提出加数压缩的硬件优化实现方法.在高斯滤波算法优化实现过程中,采用移位操作来实现乘法与除法计算,避免使用乘法器与除法器.并引入保留进位加法器(CSA)、基于多... 针对传统高斯滤波算法硬件设计方法中关键路径较长、逻辑延时较大的问题,提出加数压缩的硬件优化实现方法.在高斯滤波算法优化实现过程中,采用移位操作来实现乘法与除法计算,避免使用乘法器与除法器.并引入保留进位加法器(CSA)、基于多路选择器(MUX)的4-2压缩器、加数压缩的树型结构,对9个加数进行3个层次的压缩.经过优化后,只需1个全加器便可得求和结果.结果表明,经过加数压缩设计可以达到缩短关键路径、减少逻辑延时的目标,使逻辑延时缩小32.48%,同时还极大节省所需加法器宏单元数,为后续图像处理模块提供更大的设计自由度. 展开更多

关键词 高斯滤波器 保留进位加法器 基于MUX的4-2压缩器 加数压缩的树型结构 全加器

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32位快速乘法器的设计 被引量：2

12

作者 詹文法 汪国林 +1 位作者 杨羽 张珍 《合肥工业大学学报（自然科学版）》 CAS CSCD 2004年第9期1099-1102,共4页

高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法... 高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法器,采用了Booth编码、4-2压缩器、Wallace树算法以及超前进位加法器等多种算法和技术,在节约面积的同时,获得了高速度的性能。 展开更多

关键词 乘法器 BOOTH编码 超前进位加法器 Wallace树算法

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一种新型的基于Montgomery的模幂器结构 被引量：2

13

作者 张远洋 李峥 +1 位作者 杨磊 张少武 《计算机工程》 CAS CSCD 北大核心 2007年第16期211-213,共3页

大数模乘是许多公钥密码体制的核心运算,也是运算效率提高的瓶颈。基于Montgomery模乘算法,该文提出了一种改进的快速模乘及其模幂算法,由于采用了新的booth编码,算法的循环次数减少近一半,因此性能提高近一倍。模幂器采用新型的保留进... 大数模乘是许多公钥密码体制的核心运算,也是运算效率提高的瓶颈。基于Montgomery模乘算法,该文提出了一种改进的快速模乘及其模幂算法,由于采用了新的booth编码,算法的循环次数减少近一半,因此性能提高近一倍。模幂器采用新型的保留进位加法器(CSA)树,此结构无须对每次模乘的结果求和。实验表明,在97MHz时钟频率下,1 024-bit模幂器的波特率为184Kb/s,适合于设计高速的公钥密码协处理器。 展开更多

关键词 Montgomery模乘算法 保留进位加法器 RSA

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二级进位跳跃加法器的优化方块分配 被引量：3

14

作者 崔晓平 王成华 《北京航空航天大学学报》 EI CAS CSCD 北大核心 2007年第4期495-499,共5页

提出了一种新的获得二级进位跳跃加法器优化方块分配的算法.根据该算法,在确定最坏路径延时的前提下,首先获得该延时下加法器最大的优化方块尺寸,然后确定任意位二级进位跳跃加法器的优化方块尺寸.优化方块分配的进位跳跃加法器可以缩... 提出了一种新的获得二级进位跳跃加法器优化方块分配的算法.根据该算法,在确定最坏路径延时的前提下,首先获得该延时下加法器最大的优化方块尺寸,然后确定任意位二级进位跳跃加法器的优化方块尺寸.优化方块分配的进位跳跃加法器可以缩短关键路径的延时.给出了加法器门级延时、复杂度的分析,分析结果显示,通过优化方块分配,可以以较少的额外门电路获得快速的进位跳跃加法器.该加法器已用PSPICE仿真工具进行了功能验证和仿真.PSPICE仿真分析表明,所提出的二级优化方块分配进位跳跃加法器的速度优于等尺寸二级进位跳跃加法器. 展开更多

关键词 加法器 进位跳跃加法器 门级延时 优化方块分配

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高速整数开方电路的流水线设计 被引量：2

15

作者 朱维乐 钱贵锁 +1 位作者 杨刚 陈伟 《电子科技大学学报》 EI CAS CSCD 北大核心 2008年第2期229-231,共3页

对一个位宽为32位整数的开方硬件电路的结构进行设计,介绍了应用流水线技术设计了一个高速求平方根电路,考虑FPGA的内部结构,对采用流水线技术之后占用的硬件资源进行了分析。提出了利用流水线实现开方问题的新算法,在一个时钟周期内对3... 对一个位宽为32位整数的开方硬件电路的结构进行设计,介绍了应用流水线技术设计了一个高速求平方根电路,考虑FPGA的内部结构,对采用流水线技术之后占用的硬件资源进行了分析。提出了利用流水线实现开方问题的新算法,在一个时钟周期内对32位整数进行处理,计算出相应的平方根和余数并送出,在算法上具有精度高、速度快、易实现等优点。与传统的算法相比,它完全避免了除法的迭代,从而开方速度提高了一倍左右。 展开更多

关键词 进位保存加法器 现场可编程门阵列 流水线结构 平方根

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进位保留加法器的命题投影时序逻辑组合验证 被引量：2

16

作者 张南 段振华 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2012年第5期192-196,共5页

为保证硬件设计的正确性,提出了对硬件设计组合验证的新方法.该方法在命题投影时序逻辑的统一框架下,实现对硬件系统行为的建模,对所期望性质的形式化描述,并利用命题投影时序逻辑合理且完备的公理系统对系统性质进行验证,从而证明硬件... 为保证硬件设计的正确性,提出了对硬件设计组合验证的新方法.该方法在命题投影时序逻辑的统一框架下,实现对硬件系统行为的建模,对所期望性质的形式化描述,并利用命题投影时序逻辑合理且完备的公理系统对系统性质进行验证,从而证明硬件系统满足期望的性质,保证设计的正确性.进位保留加法器的验证实例说明了该方法的可行性。 展开更多

关键词 时序逻辑 组合验证 进位保留加法器 超前进位加法器

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基于方块超前进位的快速进位跳跃加法器 被引量：2

17

作者 崔晓平 王成华 《南京航空航天大学学报》 EI CAS CSCD 北大核心 2006年第6期786-790,共5页

提出了一种基于方块超前进位的快速进位跳跃加法器。该加法器的跳跃方块采用不等尺寸的二级方块超前进位逻辑,其可变的方块尺寸缩小了关键路径的延时,而方块内部的快速超前进位逻辑使得延时进一步减小。除第一个方块以外,其他每个方块... 提出了一种基于方块超前进位的快速进位跳跃加法器。该加法器的跳跃方块采用不等尺寸的二级方块超前进位逻辑,其可变的方块尺寸缩小了关键路径的延时,而方块内部的快速超前进位逻辑使得延时进一步减小。除第一个方块以外,其他每个方块进位仅有两级门延时。该进位跳跃加法器已用PSp ice仿真工具进行了功能验证和仿真。门级延时和PSp ice仿真分析表明,所提出的进位跳跃加法器的速度优于通用优化方块分配的进位跳跃加法器。 展开更多

关键词 加法器 进位跳跃加法器 超前进位 门级延时

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基于FPGA的快速加法器的设计与实现 被引量：4

18

作者 赵亚威 吴海波 《现代电子技术》 2005年第10期113-115,共3页

加法器是算术运算的基本单元,可以有多种实现结构,采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA的常用加法器的结构及其设计方法,对各自性能加以分析比较,在此基础上采用流水线结构设计了一个8位的加法... 加法器是算术运算的基本单元,可以有多种实现结构,采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA的常用加法器的结构及其设计方法,对各自性能加以分析比较,在此基础上采用流水线结构设计了一个8位的加法器。并在Xilinx公司的ISE 5 .2 i软件环境下,采用VHDL和Verilog HDL硬件描述语言进行了设计实现并使用Modelsim进行仿真验证,在此基础上对其性能进行了比较分析。实验结果表明流水线加法器的速度高于其他结构实现的加法器。 展开更多

关键词 加法器 进位 FPGA VERILOG HDL 流水线

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4个加数的并行加法器及扩展接口的研究 被引量：2

19

作者 刘杰 易茂祥 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2009年第11期1683-1686,共4页

算术逻辑运算单元(ALU)决定着中央处理器(CPU)的性能,而加法器又决定着ALU的性能。为了提高CPU的性能,文章提出了一种4个加数的并行加法器及其接口扩展的研究方案,论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想;最后,采... 算术逻辑运算单元(ALU)决定着中央处理器(CPU)的性能,而加法器又决定着ALU的性能。为了提高CPU的性能,文章提出了一种4个加数的并行加法器及其接口扩展的研究方案,论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想;最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证,实验结果说明了所提加法器的设计合理性。 展开更多

关键词 算术逻辑运算单元 加法器 超前进位加法器

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支持AltiVec技术的可分裂式加法器研究与设计 被引量：1

20

作者 黄小平 樊晓桠 +1 位作者 张盛兵 庄伟 《计算机工程与应用》 CSCD 北大核心 2009年第12期63-65,123,共4页

AltiVec技术是Power PC体系结构处理器采用的多媒体向量处理技术。研究和设计了支持该技术的128位可分裂式加法器。该加法器可分裂实现16个字节、8个半字、4个字的并行加法操作。从时序、面积以及验证的复杂度等方面对三种设计方法进行... AltiVec技术是Power PC体系结构处理器采用的多媒体向量处理技术。研究和设计了支持该技术的128位可分裂式加法器。该加法器可分裂实现16个字节、8个半字、4个字的并行加法操作。从时序、面积以及验证的复杂度等方面对三种设计方法进行了分析比较。 展开更多

关键词 AhiVec技术 加法器 可分裂 先行进位

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