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数字VLSI电路测试技术-BIST方案 被引量:15
1
作者 高平 成立 +2 位作者 王振宇 祝俊 史宜巧 《半导体技术》 CAS CSCD 北大核心 2003年第9期29-32,共4页
分析了数字VLSI电路的传统测试手段及其存在问题,通过对比的方法,讨论了内建自测试(BIST)技术及其优点,简介了多芯片组件(MCM)内建自测试的目标、设计和测试方案。
关键词 数字VLSI电路 测试技术 bist 内建自测试 多芯片组件 超大规模集成
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模拟退火算法在低功耗BIST中的应用 被引量:6
2
作者 胡晨 张哲 +2 位作者 史又华 杨军 时龙兴 《东南大学学报(自然科学版)》 EI CAS CSCD 北大核心 2002年第2期177-180,共4页
提出了应用模拟退火算法在一定长度的测试矢量集中寻找有效测试矢量的近似最优分组 ,在尽量减少面积开销的同时减少有效测试矢量的个数 ,并且通过置入种子的方法使LFSR产生近似最优分组的矢量 ,因此在保障故障覆盖率的前提下达到了降低... 提出了应用模拟退火算法在一定长度的测试矢量集中寻找有效测试矢量的近似最优分组 ,在尽量减少面积开销的同时减少有效测试矢量的个数 ,并且通过置入种子的方法使LFSR产生近似最优分组的矢量 ,因此在保障故障覆盖率的前提下达到了降低测试功耗的目的 .实验表明 ,采用此方法可降低测试功耗 70 %以上 ,而故障覆盖率维持不变 .此外 ,由于减少了测试矢量 ,测试时间也大为缩短 ,在实时系统中 。 展开更多
关键词 模拟退火算法 内建自测试 低功耗bist 可测性设计 集成电路 故障覆盖率
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基于BIST的FPGA逻辑单元测试方法 被引量:5
3
作者 吴继娟 孙媛媛 刘桂艳 《哈尔滨工业大学学报》 EI CAS CSCD 北大核心 2004年第8期1074-1076,共3页
给出了一种基于内建自测(BIST)的测试现场可编程门阵列(FPGA)逻辑单元的方法,讨论了测试的配置结构、故障覆盖率和测试中出现的问题及解决办法.实验表明,该测试方法具有所需测试向量少、故障覆盖率高、简便适用等优点.
关键词 bist FPGA 逻辑单元 现场可编程门阵列 内建自测 响应检验电路 故障覆盖率
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基于状态空间模型的线性模拟电路BIST方法 被引量:2
4
作者 杨拥民 温熙森 胡政 《国防科技大学学报》 EI CAS CSCD 1997年第4期100-105,共6页
本文针对线性模拟电路,提出了一种基于系统状态变量的BIST方法。该方法将系统的状态、状态变化率及输入信号进行加权求和,以此加权和作为系统的故障检测输出。将其值的大小作为判别依据,可以区分系统的正常与异常状态。此方法具... 本文针对线性模拟电路,提出了一种基于系统状态变量的BIST方法。该方法将系统的状态、状态变化率及输入信号进行加权求和,以此加权和作为系统的故障检测输出。将其值的大小作为判别依据,可以区分系统的正常与异常状态。此方法具有简单可靠,故障覆盖率高的特点。 展开更多
关键词 bist 状态空间模型 线性模拟电路
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基于March C+算法的SRAM BIST设计 被引量:4
5
作者 张志超 侯立刚 吴武臣 《现代电子技术》 2011年第10期149-151,共3页
为了增加存储器测试的可控性和可观测性,减少存储器测试的时间和成本开销,在此针对LEON处理器中的32位宽的SRAM进行BIST设计。采用March C+算法,讨论了SRAM的故障模型及BIST的实现。设计的BIST电路可以与系统很好的相连,并且仅增加很少... 为了增加存储器测试的可控性和可观测性,减少存储器测试的时间和成本开销,在此针对LEON处理器中的32位宽的SRAM进行BIST设计。采用March C+算法,讨论了SRAM的故障模型及BIST的实现。设计的BIST电路可以与系统很好的相连,并且仅增加很少的输入/输出端口。仿真结果证明,BIST的电路的加入在不影响面积开销的同时,能够达到很好的故障覆盖率。 展开更多
关键词 SRAM bist MARCH C+算法 故障模型
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一种选择折叠计数状态转移的BIST方案 被引量:12
6
作者 梁华国 方祥圣 +2 位作者 蒋翠云 欧阳一鸣 易茂祥 《计算机研究与发展》 EI CSCD 北大核心 2006年第2期343-349,共7页
提出了一种选择折叠计数状态转移的BIST方案,它是在基于折叠计数器的基础上,采用LFSR编码折叠计数器种子,并通过选定的存储折叠距离来控制确定的测试模式生成,使得产生的测试模式集与原测试集相等·既解决了测试集的压缩,又克服了... 提出了一种选择折叠计数状态转移的BIST方案,它是在基于折叠计数器的基础上,采用LFSR编码折叠计数器种子,并通过选定的存储折叠距离来控制确定的测试模式生成,使得产生的测试模式集与原测试集相等·既解决了测试集的压缩,又克服了不同种子所生成的测试模式之间的重叠、冗余·实验结果证明,建议的方案不仅具有较高的测试数据压缩率,而且能够非常有效地减少测试应用时间,平均测试应用时间仅仅是类似方案的4%· 展开更多
关键词 内建自测试 折叠计数器 测试数据压缩
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基于March C-算法的SRAM BIST电路的设计 被引量:11
7
作者 须自明 苏彦鹏 于宗光 《半导体技术》 CAS CSCD 北大核心 2007年第3期245-247,共3页
针对某SOC中嵌入的8K SRAM模块,讨论了基于March C-算法的BIST电路的设计。根据SRAM的故障模型和测试算法的故障覆盖率,研究了测试算法的选择、数据背景的产生,并完成了基于March C-算法的BIST电路的设计。实验证明,该算法的BIST实现能... 针对某SOC中嵌入的8K SRAM模块,讨论了基于March C-算法的BIST电路的设计。根据SRAM的故障模型和测试算法的故障覆盖率,研究了测试算法的选择、数据背景的产生,并完成了基于March C-算法的BIST电路的设计。实验证明,该算法的BIST实现能大幅提高故障覆盖率。 展开更多
关键词 静态存储器 MARCH C-算法 内建自测试
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CLA加法器混合式BIST方案 被引量:1
8
作者 曾平英 毛志刚 叶以正 《电子学报》 EI CAS CSCD 北大核心 1999年第5期108-110,共3页
本文以先行进位加法器为例,将确定性测试方法与伪随机测试方法相结合,提出了实现内建自测试电路中测试生成器的、在测试时间和测试电路硬件开销之间取得折衷的几种方案.最后,比较并分析了所得结果.
关键词 内建自测试 确定性测试 VLSI bist CLA加法器
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一种低功耗SoC芯片的综合BIST方案 被引量:5
9
作者 方祥圣 梁华国 曹先霞 《计算机工程》 EI CAS CSCD 北大核心 2006年第15期245-246,249,共3页
提出了一种低功耗的综合BIST方案。该方案是采取了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应用,使得测试时测试向量的输入跳变显著降低,从而大幅度降低芯片的测试功耗。测试实验表明... 提出了一种低功耗的综合BIST方案。该方案是采取了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应用,使得测试时测试向量的输入跳变显著降低,从而大幅度降低芯片的测试功耗。测试实验表明,该方案既能减少测试应用时间,又能够有效地降低芯片测试功耗,平均输入跳变仅为类似方案的2.7%。 展开更多
关键词 SOC芯片 内建自测试 低功耗
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BIST可测性设计的低功耗技术 被引量:2
10
作者 李金凤 汪滢 辛晓宁 《仪器仪表学报》 EI CAS CSCD 北大核心 2003年第z2期629-630,632,共3页
在BIST测试过程中,测试电路的加入使得数字系统的功耗明显加大,低功耗的BIST设计得到人们的广泛关注。本文介绍几种BIST的低功耗设计技术,各种方法的综合应用会使系统的功耗指标达到最佳。
关键词 内建自检测 片上系统 可测性 低功耗 故障覆盖率
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基于二维测试数据压缩的BIST方案 被引量:8
11
作者 周彬 叶以正 李兆麟 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2009年第4期481-486,492,共7页
为了减少测试向量的存储需求,提出一种基于扭环计数器作为测试向量产生器的横向和竖向测试数据压缩的BIST方案.先利用经典的输入精简技术对测试集进行横向压缩,再对横向压缩之后的测试集进行竖向压缩.竖向压缩时利用一种有效的基于测试... 为了减少测试向量的存储需求,提出一种基于扭环计数器作为测试向量产生器的横向和竖向测试数据压缩的BIST方案.先利用经典的输入精简技术对测试集进行横向压缩,再对横向压缩之后的测试集进行竖向压缩.竖向压缩时利用一种有效的基于测试集嵌入技术的种子选择算法,将确定性的测试集压缩成很小的种子集.基于ISCAS89标准电路的实验结果表明,采用文中方案所实现的测试电路与已有方案相比:存储位数平均减少了44%,测试向量的长度平均减少了79%,硬件开销平均减少了41%. 展开更多
关键词 内建自测试 测试数据压缩 输入精简 扭环计数器
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基于扫描链结构重组的低功耗BIST方案 被引量:2
12
作者 李俊 成立 +3 位作者 徐志春 韩庆福 张荣标 张慧 《半导体技术》 CAS CSCD 北大核心 2007年第9期757-760,764,共5页
设计了一种改进扫描链结构的内建自测试(BIST)方案。该方案将设计测试序列发生器(TPG)中合适的n状态平滑器与扫描链的重新排序结合起来,从而达到低功耗测试且不致丢失故障覆盖率的目的。通过对15位随机序列信号的测试,发现此TPG中的n状... 设计了一种改进扫描链结构的内建自测试(BIST)方案。该方案将设计测试序列发生器(TPG)中合适的n状态平滑器与扫描链的重新排序结合起来,从而达到低功耗测试且不致丢失故障覆盖率的目的。通过对15位随机序列信号的测试,发现此TPG中的n状态平滑器在降低功耗的同时还减小了故障覆盖率,遂又设计了重组扫描链的结构来解决这一问题。实验结果表明,该设计方案对于降低平均测试功耗和提高故障覆盖率都具有显著的效果。 展开更多
关键词 内建自测试 测试序列发生器 n状态平滑器 低功耗设计
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约束输入精简的多扫描链BIST方案 被引量:15
13
作者 梁华国 刘军 +2 位作者 蒋翠云 欧阳一鸣 易茂祥 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2007年第3期371-375,共5页
运用有约束的输入精简、LFSR编码与折叠计数器技术,实现了对确定性测试集的压缩与生成.其主要优点是将多种测试方法有机地结合在一起,充分地发挥了各种方法在压缩测试数据方面的优势.与国际上同类方法相比,该方案需要的测试数据存储容... 运用有约束的输入精简、LFSR编码与折叠计数器技术,实现了对确定性测试集的压缩与生成.其主要优点是将多种测试方法有机地结合在一起,充分地发挥了各种方法在压缩测试数据方面的优势.与国际上同类方法相比,该方案需要的测试数据存储容量更少,测试应用时间明显缩短,总体性能得到提升;并且能够很好地适应于传统的EDA设计流. 展开更多
关键词 内建自测试 输入精简 线性反馈移位寄存器 折叠计数器 多扫描链 测试数据压缩
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几种CMOS VLSI的低功耗BIST技术 被引量:1
14
作者 成立 王振宇 +2 位作者 张兵 朱漪云 范木宏 《半导体技术》 CAS CSCD 北大核心 2005年第10期35-39,共5页
在分析全扫描内建自测试(BIST)较高测试功耗的基础上,总结出几种SMOS VLSI的低功耗BIST技术方案,包括减少待测电路(CUT)输入端的翻转次数、简化线性反馈移位寄存器(LFSR) 结构、部分扫描低功耗BIST方法等。分析结果表明,这些方法不但在... 在分析全扫描内建自测试(BIST)较高测试功耗的基础上,总结出几种SMOS VLSI的低功耗BIST技术方案,包括减少待测电路(CUT)输入端的翻转次数、简化线性反馈移位寄存器(LFSR) 结构、部分扫描低功耗BIST方法等。分析结果表明,这些方法不但在保证测试覆盖率的条件下,降低了测试平均功耗和峰值功耗,而且综合应用这几种方法将会使系统功耗指标达到最佳。 展开更多
关键词 超大规模集成电路 内建自测试 系统芯片 低功耗 技术优势
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改进Tent混沌序列的数字电路BIST技术 被引量:2
15
作者 朱敏 王石记 杨春玲 《哈尔滨工业大学学报》 EI CAS CSCD 北大核心 2010年第4期607-611,共5页
针对目前数字电路规模变大,测试困难的特点,提出了一种基于改进Tent混沌序列的数字电路BIST技术.采用改进混沌Tent映射模型构建硬件电路并产生具有白噪声特性的"0-1"随机序列作为数字电路的自动测试生成图形,利用CRC特征电路... 针对目前数字电路规模变大,测试困难的特点,提出了一种基于改进Tent混沌序列的数字电路BIST技术.采用改进混沌Tent映射模型构建硬件电路并产生具有白噪声特性的"0-1"随机序列作为数字电路的自动测试生成图形,利用CRC特征电路分析输出响应,并得到混沌序列的测试响应特征码,通过特征码的不同来检测故障.研究表明,本文方法易于BIST技术实现,相比于普通M序列性能优越,能够得到更高的故障检测率和故障隔离率,适合于FPGA等大规模可编程逻辑电路的自动测试. 展开更多
关键词 时序电路 Tent混沌0-1序列 内建自测试 循环冗余码
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嵌入式DRAM的BIST测试方法的研究 被引量:3
16
作者 张必超 蒋大文 于鹏 《中国测试技术》 2005年第1期69-71,共3页
通过对比分析了嵌入式DRAM的传统测试方法和内建自测试 (BIST)方法 ,提出了嵌入式DRAM的内建自测试 (BIST)方案 ,该方案具有测试生成快 ,节约测试成本等优点 ,对其它类型电路的测试也有很好的借鉴价值。
关键词 片上系统(SOC) 超大规模集成电路 嵌入式DRAM 内建自测试
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并行折叠计数器的BIST方案 被引量:4
17
作者 梁华国 李鑫 +2 位作者 陈田 王伟 易茂祥 《电子学报》 EI CAS CSCD 北大核心 2012年第5期1030-1033,共4页
本文提出了一种新的基于初始状态的并行折叠计数结构,并给出了建议的多扫描链的BIST方案.与国际上同类方法相比,该方案需要更少的测试数据存储容量、更短的测试应用时间,其平均测试应用时间是同类方案的0.265%,并且能很好地适用于传统的... 本文提出了一种新的基于初始状态的并行折叠计数结构,并给出了建议的多扫描链的BIST方案.与国际上同类方法相比,该方案需要更少的测试数据存储容量、更短的测试应用时间,其平均测试应用时间是同类方案的0.265%,并且能很好地适用于传统的EDA设计流程. 展开更多
关键词 内建自测试 线性反馈移位寄存器 并行折叠计数器 多扫描链 测试数据压缩
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用于存储器测试的“透明”的可编程BIST方法(英文) 被引量:2
18
作者 王颖 陈和 《电子测量技术》 2007年第4期5-8,共4页
本文提出了一种用于存储器测试的新方法“透明”的可编程BIST方法。该方法可以覆盖几乎所有的故障模型,并且,由于测试生成算法和数据背景的结合,提供了灵活无约束的数据背景,因而增加了检测非模型化故障的可能性。通过实验评估了本文方... 本文提出了一种用于存储器测试的新方法“透明”的可编程BIST方法。该方法可以覆盖几乎所有的故障模型,并且,由于测试生成算法和数据背景的结合,提供了灵活无约束的数据背景,因而增加了检测非模型化故障的可能性。通过实验评估了本文方法的性能和面积开销。 展开更多
关键词 存储器 “透明”的可编程内建自测试 算法 故障模型
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基于时钟的数字电路可重构BIST设计研究 被引量:3
19
作者 夏继军 《仪表技术与传感器》 CSCD 北大核心 2017年第1期134-138,共5页
研究了基于时钟的数字电路可重构内建自测试(BIST)设计。BIST不通过ATE设备加载测试矢量和检测测试响应,通过内置激励电路和响应分析电路来实现。在很大程度上降低了对ATE带宽的要求。当前电路集成度高,整体测试时可观察性和可控制性不... 研究了基于时钟的数字电路可重构内建自测试(BIST)设计。BIST不通过ATE设备加载测试矢量和检测测试响应,通过内置激励电路和响应分析电路来实现。在很大程度上降低了对ATE带宽的要求。当前电路集成度高,整体测试时可观察性和可控制性不理想,测试效果不佳,因此将大规模数字电路进行划分测试,通过基于时钟的可重构BIST设计,减少电路的测试矢量数,进而减小测试功耗。通过对可重构BIST各模块进行仿真和故障模拟验证,验证了设计的可行性。 展开更多
关键词 数字电路 内建自测试 测试矢量 故障模拟仿真
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系统芯片IP核间互联总线串扰故障检测模型的BIST实现
20
作者 张金林 陈朝阳 沈绪榜 《计算机工程与应用》 CSCD 北大核心 2004年第33期1-4,共4页
文章针对系统芯片IP核间互联总线串扰故障的激励检测问题,在已经提出一种有效的串扰故障渐进式激励检测模型的基础上,给出了一种该渐进式模型的内建自测试(BIST)实现,对其中的测试矢量产生单元、测试响应分析单元以及测试控制单元进行... 文章针对系统芯片IP核间互联总线串扰故障的激励检测问题,在已经提出一种有效的串扰故障渐进式激励检测模型的基础上,给出了一种该渐进式模型的内建自测试(BIST)实现,对其中的测试矢量产生单元、测试响应分析单元以及测试控制单元进行了详细的分析。同时还给出了该BIST结构实现的参数化HDL描述,文章的最后给出了使用综合工具Synopsys对该BIST结构的综合结果。 展开更多
关键词 串扰激励模型 IP核间互联总线 bist实现
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