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数字VLSI电路测试技术-BIST方案 被引量:15
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作者 高平 成立 +2 位作者 王振宇 祝俊 史宜巧 《半导体技术》 CAS CSCD 北大核心 2003年第9期29-32,共4页
分析了数字VLSI电路的传统测试手段及其存在问题,通过对比的方法,讨论了内建自测试(BIST)技术及其优点,简介了多芯片组件(MCM)内建自测试的目标、设计和测试方案。
关键词 数字VLSI电路 测试技术 bist 内建自测试 多芯片组件 超大规模集成
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模拟退火算法在低功耗BIST中的应用 被引量:6
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作者 胡晨 张哲 +2 位作者 史又华 杨军 时龙兴 《东南大学学报(自然科学版)》 EI CAS CSCD 北大核心 2002年第2期177-180,共4页
提出了应用模拟退火算法在一定长度的测试矢量集中寻找有效测试矢量的近似最优分组 ,在尽量减少面积开销的同时减少有效测试矢量的个数 ,并且通过置入种子的方法使LFSR产生近似最优分组的矢量 ,因此在保障故障覆盖率的前提下达到了降低... 提出了应用模拟退火算法在一定长度的测试矢量集中寻找有效测试矢量的近似最优分组 ,在尽量减少面积开销的同时减少有效测试矢量的个数 ,并且通过置入种子的方法使LFSR产生近似最优分组的矢量 ,因此在保障故障覆盖率的前提下达到了降低测试功耗的目的 .实验表明 ,采用此方法可降低测试功耗 70 %以上 ,而故障覆盖率维持不变 .此外 ,由于减少了测试矢量 ,测试时间也大为缩短 ,在实时系统中 。 展开更多
关键词 模拟退火算法 内建自测试 低功耗bist 可测性设计 集成电路 故障覆盖率
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基于BIST的FPGA逻辑单元测试方法 被引量:5
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作者 吴继娟 孙媛媛 刘桂艳 《哈尔滨工业大学学报》 EI CAS CSCD 北大核心 2004年第8期1074-1076,共3页
给出了一种基于内建自测(BIST)的测试现场可编程门阵列(FPGA)逻辑单元的方法,讨论了测试的配置结构、故障覆盖率和测试中出现的问题及解决办法.实验表明,该测试方法具有所需测试向量少、故障覆盖率高、简便适用等优点.
关键词 bist FPGA 逻辑单元 现场可编程门阵列 内建自测 响应检验电路 故障覆盖率
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一种低功耗BIST测试产生器方案 被引量:11
4
作者 何蓉晖 李晓维 宫云战 《微电子学与计算机》 CSCD 北大核心 2003年第2期36-39,共4页
低功耗设计呼唤低功耗的测试策略。文章提出了一种在不损失固定型故障覆盖率的前提下降低测试功耗的内建自测试测试产生器方案,该方案在原始线性反馈移位寄存器的基础上添加简单的控制逻辑,对LFSR的输出和时钟进行调整,从而得到了准单... 低功耗设计呼唤低功耗的测试策略。文章提出了一种在不损失固定型故障覆盖率的前提下降低测试功耗的内建自测试测试产生器方案,该方案在原始线性反馈移位寄存器的基础上添加简单的控制逻辑,对LFSR的输出和时钟进行调整,从而得到了准单输入跳变的测试向量集,使得待测电路的平均功耗大大降低。给出了以ISCAS’85/89部分基准电路为对象的实验结果,电路的平均测试功耗降幅在54.4%~98.0%之间,证明了该方案的有效性。 展开更多
关键词 bist 低功耗设计 内建自测试 测试产生器 线性反馈移位寄存器 集成电路
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基于March X算法的SRAM BIST的设计 被引量:4
5
作者 冯国臣 沈绪榜 刘春燕 《微电子学与计算机》 CSCD 北大核心 2005年第12期44-47,共4页
针对LS-DSP中嵌入的128kbSRAM模块,讨论了基于MarchX算法的BIST电路的设计。根据SRAM的故障模型和测试算法的故障覆盖率,讨论了测试算法的选择、数据背景的产生;完成了基于MarchX算法的BIST电路的设计。128kbSRAMBIST电路的规模约为2000... 针对LS-DSP中嵌入的128kbSRAM模块,讨论了基于MarchX算法的BIST电路的设计。根据SRAM的故障模型和测试算法的故障覆盖率,讨论了测试算法的选择、数据背景的产生;完成了基于MarchX算法的BIST电路的设计。128kbSRAMBIST电路的规模约为2000门,仅占存储器面积的1.2%,故障覆盖率高于80%。 展开更多
关键词 SRAM.测试 MARCH算法 bist
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一种有效的双矢量测试BIST实现方案 被引量:2
6
作者 张金林 陈朝阳 +1 位作者 沈绪榜 张晨 《微电子学与计算机》 CSCD 北大核心 2004年第4期116-120,共5页
文章提出了一种简单有效的双矢量测试BIST实现方案,其硬件主要由反馈网络可编程且种子可重置的LF鄄SR和映射逻辑两部分构成。给出了一种全新的LFSR最优种子及其反馈多项式组合求取算法,该算法具有计算简单且容易实现的特点。最后,使用这... 文章提出了一种简单有效的双矢量测试BIST实现方案,其硬件主要由反馈网络可编程且种子可重置的LF鄄SR和映射逻辑两部分构成。给出了一种全新的LFSR最优种子及其反馈多项式组合求取算法,该算法具有计算简单且容易实现的特点。最后,使用这种BIST方案实现了SoC中互联总线间串扰故障的激励检测,证明了该方案在计算量和硬件开销方面的优越性。 展开更多
关键词 SOC测试 内建自测试(bist) 双矢量测试 MAF 模型
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SOC测试中BIST的若干思考 被引量:5
7
作者 王新安 吉利久 《微电子学与计算机》 CSCD 北大核心 2003年第10期41-44,47,共5页
文章简述SOC测试中BIST的优势,结合SOC设计与测试的相关标准,探讨BIST的发展。
关键词 SOC 测试 bist 集成电路 设计 数字电路 模拟电路
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基于状态空间模型的线性模拟电路BIST方法 被引量:2
8
作者 杨拥民 温熙森 胡政 《国防科技大学学报》 EI CAS CSCD 1997年第4期100-105,共6页
本文针对线性模拟电路,提出了一种基于系统状态变量的BIST方法。该方法将系统的状态、状态变化率及输入信号进行加权求和,以此加权和作为系统的故障检测输出。将其值的大小作为判别依据,可以区分系统的正常与异常状态。此方法具... 本文针对线性模拟电路,提出了一种基于系统状态变量的BIST方法。该方法将系统的状态、状态变化率及输入信号进行加权求和,以此加权和作为系统的故障检测输出。将其值的大小作为判别依据,可以区分系统的正常与异常状态。此方法具有简单可靠,故障覆盖率高的特点。 展开更多
关键词 bist 状态空间模型 线性模拟电路
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基于March C+算法的SRAM BIST设计 被引量:4
9
作者 张志超 侯立刚 吴武臣 《现代电子技术》 2011年第10期149-151,共3页
为了增加存储器测试的可控性和可观测性,减少存储器测试的时间和成本开销,在此针对LEON处理器中的32位宽的SRAM进行BIST设计。采用March C+算法,讨论了SRAM的故障模型及BIST的实现。设计的BIST电路可以与系统很好的相连,并且仅增加很少... 为了增加存储器测试的可控性和可观测性,减少存储器测试的时间和成本开销,在此针对LEON处理器中的32位宽的SRAM进行BIST设计。采用March C+算法,讨论了SRAM的故障模型及BIST的实现。设计的BIST电路可以与系统很好的相连,并且仅增加很少的输入/输出端口。仿真结果证明,BIST的电路的加入在不影响面积开销的同时,能够达到很好的故障覆盖率。 展开更多
关键词 SRAM bist MARCH C+算法 故障模型
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基于低功耗及加权优化的BIST测试生成器设计实现 被引量:3
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作者 谈恩民 叶宏 《微电子学与计算机》 CSCD 北大核心 2006年第12期26-29,共4页
测试生成器TPG(TestPatternGeneration)的构造是BIST(Built-InSelf-Test)测试策略的重要组成部分。文章结合加权伪随机测试原理及低功耗设计技术,提出了一种基于低功耗及加权优化的BIST测试生成器设计方案,它根据被测电路CUT(CircuitUnd... 测试生成器TPG(TestPatternGeneration)的构造是BIST(Built-InSelf-Test)测试策略的重要组成部分。文章结合加权伪随机测试原理及低功耗设计技术,提出了一种基于低功耗及加权优化的BIST测试生成器设计方案,它根据被测电路CUT(CircuitUnderTest)各主输入端口权值构造TPG,在对测试序列优化的同时达到降低功耗的目的。仿真结果验证了该方案的可行性。 展开更多
关键词 可测性设计 bist 测试生成器 低功耗 加权伪随机测试
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一种用于低功耗BIST的多重抑制LFSR结构(英文) 被引量:1
11
作者 许舸夫 张哲 +2 位作者 胡晨 毛武晋 刘锋 《电子器件》 CAS 2002年第4期388-391,共4页
本文提出了一种多重抑制的线性反馈移位寄存器 (L FSR)结构来降低内建自测试 (BIST)的功耗。这种结构通过矢量间的距离而不是矢量本身来抑制对测试没有贡献的测试矢量子序列。用来估算功耗的电路内部 WSA(Weighted Switching Activity)... 本文提出了一种多重抑制的线性反馈移位寄存器 (L FSR)结构来降低内建自测试 (BIST)的功耗。这种结构通过矢量间的距离而不是矢量本身来抑制对测试没有贡献的测试矢量子序列。用来估算功耗的电路内部 WSA(Weighted Switching Activity)平均降低了 80 .3%。此外 ,这种结构的另一个优点是 :随着抑制次数的增加 。 展开更多
关键词 LFSR bist 多重抑制 距离数 线性反馈移位寄存器 内建自测试
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CLA加法器混合式BIST方案 被引量:1
12
作者 曾平英 毛志刚 叶以正 《电子学报》 EI CAS CSCD 北大核心 1999年第5期108-110,共3页
本文以先行进位加法器为例,将确定性测试方法与伪随机测试方法相结合,提出了实现内建自测试电路中测试生成器的、在测试时间和测试电路硬件开销之间取得折衷的几种方案.最后,比较并分析了所得结果.
关键词 内建自测试 确定性测试 VLSI bist CLA加法器
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片上网络存储器的BIST电路设计 被引量:1
13
作者 许川佩 陶意 吴玉龙 《微电子学与计算机》 CSCD 北大核心 2013年第10期105-109,113,共6页
片上网络(Network-on-Chip,NoC)作为解决片上系统存在的问题而提出的一种解决方案,正受到越来越多的关注,测试技术是NoC设计工作的重要组成部分.该设计针对NoC系统中SRAM存储器模块,研究了SRAM的故障模型,建立了片上网络通信架构的功能... 片上网络(Network-on-Chip,NoC)作为解决片上系统存在的问题而提出的一种解决方案,正受到越来越多的关注,测试技术是NoC设计工作的重要组成部分.该设计针对NoC系统中SRAM存储器模块,研究了SRAM的故障模型,建立了片上网络通信架构的功能模型,复用片上网络作为测试存取路径,设计完成了基于March C+算法的BIST电路设计.该方案采用Verilog语言完成设计,并且在基于FPGA的NoC系统平台上实现了对SRAM的测试.实验结果表明,在面积开销增加较小的情况下,该方法具有较高的故障覆盖率. 展开更多
关键词 片上网络 MARCH C+ SRAM bist
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并行BIST可测性设计 被引量:1
14
作者 叶波 郑增钰 《固体电子学研究与进展》 CAS CSCD 北大核心 1996年第2期150-153,共4页
提出了BIST的并行结构,分析了其工作原理。实验结果表明,该方法的测试速度比一般BIST的速度快K倍(K为并行度),而硬件花费与一般BIST结构相当。
关键词 bist 并行结构 并行度 VLSI 测试 设计
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一种新的低功耗BIST测试生成器设计 被引量:4
15
作者 陈卫兵 《电子质量》 2004年第11期62-63,共2页
文章提出了一种在不损失固定型故障覆盖率的前提下降低测试功耗的BIST测试生成器设计方案,该方案在原始线性反馈移位寄存器的基础上添加简单的控制逻辑电路,对LFSR的输出和时钟进行调整,从而得到了准单输入跳变的测试向量集,使得待测电... 文章提出了一种在不损失固定型故障覆盖率的前提下降低测试功耗的BIST测试生成器设计方案,该方案在原始线性反馈移位寄存器的基础上添加简单的控制逻辑电路,对LFSR的输出和时钟进行调整,从而得到了准单输入跳变的测试向量集,使得待测电路的平均功耗大大降低。由于该设计方案比其它LPTPG方案的面积开销小,从而具有更好的使用价值。 展开更多
关键词 测试生成 bist 功耗 故障覆盖率 线性反馈移位寄存器 测试向量 LFSR 开销 时钟 输入
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用于SOC测试的一种有效的BIST方法
16
作者 须自明 刘战 +1 位作者 王国章 于宗光 《电子器件》 CAS 2007年第4期1152-1154,共3页
为了提高SOC芯片的可测性和可靠性,我们提出了一种SOC测试的BIST技术的实现方案.针对某所自行研制的数字模拟混合信号SOC芯片,我们使用了不同的可测性技术.比如对模拟模块使用改进的BIST方法,对嵌入式存储器使用了MBIST技术.一系列的测... 为了提高SOC芯片的可测性和可靠性,我们提出了一种SOC测试的BIST技术的实现方案.针对某所自行研制的数字模拟混合信号SOC芯片,我们使用了不同的可测性技术.比如对模拟模块使用改进的BIST方法,对嵌入式存储器使用了MBIST技术.一系列的测试实验数据表明,该BIST方法能有效提高测试覆盖率. 展开更多
关键词 SYSTEM-ON-A-CHIP bist
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系统芯片SOC的BIST测试研究 被引量:1
17
作者 方祥圣 曹先霞 《安徽建筑工业学院学报(自然科学版)》 2006年第3期59-61,共3页
针对系统芯片SOC测试出现的难题,介绍了几种目前国际上研究较热的内建自测试BIST(Built InSelf Testing)方法,分析了这几种方法的优缺点,并对其作出探讨,最后,展望了系统芯片SOC的BIST发展。
关键词 SOC芯片 伪随机测试 测试模式 bist
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一种新型混合模式BIST的低功耗设计
18
作者 赵明 陈卫兵 《电子质量》 2006年第5期1-3,共3页
本文提出了一种基于折叠集的test-per-clock结构的混合模式BIST设计方案,并且进行了低功耗的整体优化设计。该设计方案在电路结构上利用双模式LFSR将两部分测试生成器有机的进行了结合,针对伪随机测试序列与折叠测试序列两部分采用了不... 本文提出了一种基于折叠集的test-per-clock结构的混合模式BIST设计方案,并且进行了低功耗的整体优化设计。该设计方案在电路结构上利用双模式LFSR将两部分测试生成器有机的进行了结合,针对伪随机测试序列与折叠测试序列两部分采用了不同的措施来优化测试生成器的设计,从而达到降低被测电路功耗的目的。 展开更多
关键词 低功耗 bist 测试生成器 双模式LFSR 伪随机测试序列 折叠测试序列
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一种基于扫描结构的混合模式BIST的低功耗设计
19
作者 陈卫兵 《电子质量》 2007年第12期1-2,8,共3页
针对扫描结构混合模式BIST的特点,文章提出了一种利用双模式LFSR和新型折叠控制器相结合的方法来对基于扫描结构的混合模式BIST电路进行低功耗优化设计,从而达到降低待测电路功耗的目的。
关键词 bist 折叠集 折叠控制器 双模式LFSR 准单输入跳变
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基于折叠集的混合模式BIST的低功耗设计
20
作者 陈卫兵 《电子质量》 2005年第3期8-10,共3页
文章提出了一种基于折叠集的混合模式BIST低功耗设计方案,该设计方案通过对混合模式BIST的优化设计,得到伪单输入跳变的测试向量集,从而达到降低待测电路功耗的目的。
关键词 低功耗设计 bist 电路功耗 混合模式 测试向量 跳变 折叠 输入 设计方案 文章
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