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时序电路等价验证的触发器匹配
被引量：
1
1
作者
张超
竺红卫
《电子与信息学报》
EI
CSCD
北大核心
2014年第9期2283-2286,共4页
通常的时序电路等价性验证方法是将触发器按时序展开,从而将时序电路转化为组合电路进行验证。而一般在待验证的两个时序电路中,触发器是一一对应的,找到触发器的对应关系,时序电路的验证就会得到很大的简化。该文通过一种新的基于布尔...
通常的时序电路等价性验证方法是将触发器按时序展开,从而将时序电路转化为组合电路进行验证。而一般在待验证的两个时序电路中,触发器是一一对应的,找到触发器的对应关系,时序电路的验证就会得到很大的简化。该文通过一种新的基于布尔可满足性(SAT)算法的自动测试模式生成(ATPG)匹配模型建立联接电路,使用时序帧展开传递算法比较触发器的帧时序状态输出,同时在SAT解算中加入信息学习继承等启发式算法,将时序电路的触发器一一匹配。在ISCAS89电路上的实验结果表明,该文算法在对触发器的匹配问题上是非常有效的。
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关键词
触发器匹配
自动测试模式生成模型
布尔可满足性
时序帧递进展开
信息学习
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职称材料
基于EDT的扫描测试压缩电路优化方法
2
作者
李松
赵毅强
叶茂
《北京航空航天大学学报》
EI
CAS
CSCD
北大核心
2020年第8期1601-1609,共9页
为了在集成电路可测试性设计(DFT)中实现更有效的测试向量压缩,减少测试数据容量和测试时间,采用嵌入式确定性测试(EDT)的扫描测试压缩方案分别对S13207、S15850、S38417和S38584基准电路进行了优化分析,通过研究测试向量和移位周期等...
为了在集成电路可测试性设计(DFT)中实现更有效的测试向量压缩,减少测试数据容量和测试时间,采用嵌入式确定性测试(EDT)的扫描测试压缩方案分别对S13207、S15850、S38417和S38584基准电路进行了优化分析,通过研究测试向量和移位周期等影响测试压缩的因素,提出了固定测试端口和固定压缩率的扫描测试压缩电路优化方法。结果表明,在测试端口数量都为2,压缩率分别为12、14、16和24时具有较好的压缩效果,与传统自动测试向量生成(ATPG)相比,固定故障的测试数据容量减小了3.9~6.4倍,测试时间减少了3.8~6.2倍,跳变延时故障的测试数据容量减少了4.1~5.4倍,测试时间减少了3.8~5.2倍。所提方法通过改变测试端口数和压缩率的方式讨论了多种影响测试压缩的因素,给出扫描测试压缩电路的优化设计方案,提高了压缩效率,并对一个较大规模电路进行了仿真验证,可适用于集成电路的扫描测试压缩设计。
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关键词
可测试性设计(DFT)
扫描测试压缩
测试数据容量
测试时间
嵌入式确定性测试(EDT)
自动测试向量生成(
atpg
)
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职称材料
题名
时序电路等价验证的触发器匹配
被引量：
1
1
作者
张超
竺红卫
机构
浙江大学电气工程学院
出处
《电子与信息学报》
EI
CSCD
北大核心
2014年第9期2283-2286,共4页
文摘
通常的时序电路等价性验证方法是将触发器按时序展开,从而将时序电路转化为组合电路进行验证。而一般在待验证的两个时序电路中,触发器是一一对应的,找到触发器的对应关系,时序电路的验证就会得到很大的简化。该文通过一种新的基于布尔可满足性(SAT)算法的自动测试模式生成(ATPG)匹配模型建立联接电路,使用时序帧展开传递算法比较触发器的帧时序状态输出,同时在SAT解算中加入信息学习继承等启发式算法,将时序电路的触发器一一匹配。在ISCAS89电路上的实验结果表明,该文算法在对触发器的匹配问题上是非常有效的。
关键词
触发器匹配
自动测试模式生成模型
布尔可满足性
时序帧递进展开
信息学习
Keywords
Flip-flops matching
automatic test pattern generation （atpg） module
Boolean Satisfiability（SAT）
Progressive expansion of sequential frames
Information learning
分类号
TN47 [电子电信—微电子学与固体电子学]
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职称材料
题名
基于EDT的扫描测试压缩电路优化方法
2
作者
李松
赵毅强
叶茂
机构
天津大学微电子学院
天津市成像与感知微电子技术重点实验室
出处
《北京航空航天大学学报》
EI
CAS
CSCD
北大核心
2020年第8期1601-1609,共9页
文摘
为了在集成电路可测试性设计(DFT)中实现更有效的测试向量压缩,减少测试数据容量和测试时间,采用嵌入式确定性测试(EDT)的扫描测试压缩方案分别对S13207、S15850、S38417和S38584基准电路进行了优化分析,通过研究测试向量和移位周期等影响测试压缩的因素,提出了固定测试端口和固定压缩率的扫描测试压缩电路优化方法。结果表明,在测试端口数量都为2,压缩率分别为12、14、16和24时具有较好的压缩效果,与传统自动测试向量生成(ATPG)相比,固定故障的测试数据容量减小了3.9~6.4倍,测试时间减少了3.8~6.2倍,跳变延时故障的测试数据容量减少了4.1~5.4倍,测试时间减少了3.8~5.2倍。所提方法通过改变测试端口数和压缩率的方式讨论了多种影响测试压缩的因素,给出扫描测试压缩电路的优化设计方案,提高了压缩效率,并对一个较大规模电路进行了仿真验证,可适用于集成电路的扫描测试压缩设计。
关键词
可测试性设计(DFT)
扫描测试压缩
测试数据容量
测试时间
嵌入式确定性测试(EDT)
自动测试向量生成(
atpg
)
Keywords
Design for
test
(DFT)
scan
test
compression
test
data volume
test
time
Embedded Deterministic
test
(EDT)
automatic
test
pattern
generation
(
atpg
)
分类号
TN47 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
时序电路等价验证的触发器匹配
张超
竺红卫
《电子与信息学报》
EI
CSCD
北大核心
2014
1
在线阅读
下载PDF
职称材料
2
基于EDT的扫描测试压缩电路优化方法
李松
赵毅强
叶茂
《北京航空航天大学学报》
EI
CAS
CSCD
北大核心
2020
0
在线阅读
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职称材料
已选择
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参考文献
引证文献
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