基于FPGA的快速加法器的设计与实现 被引量：4

1

作者 赵亚威 吴海波 《现代电子技术》 2005年第10期113-115,共3页

加法器是算术运算的基本单元,可以有多种实现结构,采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA的常用加法器的结构及其设计方法,对各自性能加以分析比较,在此基础上采用流水线结构设计了一个8位的加法... 加法器是算术运算的基本单元,可以有多种实现结构,采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA的常用加法器的结构及其设计方法,对各自性能加以分析比较,在此基础上采用流水线结构设计了一个8位的加法器。并在Xilinx公司的ISE 5 .2 i软件环境下,采用VHDL和Verilog HDL硬件描述语言进行了设计实现并使用Modelsim进行仿真验证,在此基础上对其性能进行了比较分析。实验结果表明流水线加法器的速度高于其他结构实现的加法器。 展开更多

关键词 加法器 进位 FPGA VERILOG HDL 流水线

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基于FPGA的流水线技术应用研究 被引量：10

2

作者 李旭 《电子测量技术》 2007年第2期131-132,175,共3页

流水线技术是设计高速数字电路的最佳选择之一,本文对流水线工作原理作了较形象的描述。针对加法器在数字信号处理中的重要作用,本文讨论了在FPGA中设计流水线加法器的设计方法,采用VHDL硬件描述语言在QUARTUSⅡ6.0软件环境下对不同位... 流水线技术是设计高速数字电路的最佳选择之一,本文对流水线工作原理作了较形象的描述。针对加法器在数字信号处理中的重要作用,本文讨论了在FPGA中设计流水线加法器的设计方法,采用VHDL硬件描述语言在QUARTUSⅡ6.0软件环境下对不同位宽的加法器性能进行仿真实验对比,说明了流水线技术在FPGA上设计的可行性与高速性,对加速数字信号处理有重要的实际应用价值。 展开更多

关键词 流水线 FPGA VHDL 加法器

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二进制有符号码与补码的快速转换电路研究

3

作者 罗丰 吴顺君 《西安交通大学学报》 EI CAS CSCD 北大核心 2002年第6期620-622,626,共4页

通过对二进制有符号码的基码进行编码 ,推导出二进制有符号码转换成二进制补码的过程实质上就是完成一次快速二进制补码的加法运算 .提出了一种超前进位选择 (CLSA)的混合加法器并行结构 ,能够快速地将二进制有符号码转换成二进制补码 ... 通过对二进制有符号码的基码进行编码 ,推导出二进制有符号码转换成二进制补码的过程实质上就是完成一次快速二进制补码的加法运算 .提出了一种超前进位选择 (CLSA)的混合加法器并行结构 ,能够快速地将二进制有符号码转换成二进制补码 .该方法将运算延迟时间从串行转换的O(n)降低到O(lbn) 。 展开更多

关键词 二进制有符号码 二进制补码 超前进位选择加法器

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对数跳跃加法器的算法及结构设计 被引量：7

4

作者 贾嵩 刘飞 +2 位作者 刘凌 陈中建 吉利久 《电子学报》 EI CAS CSCD 北大核心 2003年第8期1186-1189,共4页

本文介绍一种新型加法器结构———对数跳跃加法器 ,该结构结合进位跳跃加法器和树形超前进位加法器算法 ,将跳跃进位分组内的进位链改成二叉树形超前进位结构 ,组内的路径延迟同操作数长度呈对数关系 ,因而结合了传统进位跳跃结构面积... 本文介绍一种新型加法器结构———对数跳跃加法器 ,该结构结合进位跳跃加法器和树形超前进位加法器算法 ,将跳跃进位分组内的进位链改成二叉树形超前进位结构 ,组内的路径延迟同操作数长度呈对数关系 ,因而结合了传统进位跳跃结构面积小、功耗低的特点和ELM树形CLA在速度方面的优势 .在结构设计中应用Ling′s算法设计进位结合结构 ,在不增加关键路径延迟的前提下 ,将初始进位嵌入到进位链 .32位对数跳跃加法器的最大扇出为 5 ,关键路径为 8级逻辑门延迟 ,结构规整 ,易于集成 .spectre电路仿真结果表明 ,在 0 2 5 μmCMOS工艺下 ,32位加法器的关键路径延迟为 76 0ps,10 0MHz工作频率下功耗为 5 2mW . 展开更多

关键词 加法器 对数跳跃 结构设计 进位结合

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三值光计算机的对称三进制半加器原理设计 被引量：6

5

作者 蔡超 金翊 +1 位作者 包九龙 汪宇涛 《计算机工程》 CAS CSCD 北大核心 2007年第17期278-279,共2页

提出了在三值光计算机中采用对称三进制半加器的观点,设计了支持这个观点的半加器结构原理图。与传统二进制电子计算机加法器相比,该设计体现了对称三进制表示将加法运算和减法运算合而为一的优点,避免了补码运算。论述了对称三进制加... 提出了在三值光计算机中采用对称三进制半加器的观点,设计了支持这个观点的半加器结构原理图。与传统二进制电子计算机加法器相比,该设计体现了对称三进制表示将加法运算和减法运算合而为一的优点,避免了补码运算。论述了对称三进制加法运算的规律,介绍了所设计半加器的工作原理,为三值光计算机逻辑运算器以及后续研究提供了理论指导意义。 展开更多

关键词 光计算机 半加器 三值计算机 对称三进制

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多位快速加法器的设计 被引量：3

6

作者 詹文法 马俊 +1 位作者 谢莹 黄玉 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2005年第10期1281-1283,共3页

加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快... 加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快等优点。 展开更多

关键词 半加器 全加器 超前进位加法器 二叉树法

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中点采样模拟数字混合乘法器的研究 被引量：9

7

作者 王学伟 梁原华 +1 位作者 颜秉国 董哲 《仪器仪表学报》 EI CAS CSCD 北大核心 1992年第4期358-363,共6页

本文提出了一种信号等区间分割、中点采样模拟数字混合乘法器。该乘法器具有线性度高、线性范围宽、角差小、畸变波形功率测量准确、频率附加误差小、分辨率高等优点。已成功地用于DB9000型功率转换器中。

关键词 采样 模拟数字 乘法器 研究

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基于VXI总线的四路门控积分器模件的研制 被引量：2

8

作者 陆靖平 虞孝麒 +2 位作者 龚达涛 刘天宽 万长春 《强激光与粒子束》 EI CAS CSCD 北大核心 2001年第5期578-582,共5页

介绍了一个基于标准总线 VXI的四路门控积分器模块插件。在四路独立的纳秒门控积分电路的基础上 ,采用 VXI寄存器基接口实现对各路门控积分器的数据采集和控制 ,采用 Labwin-dows/CVI编写了数据采集系统软件 ,从而完成了纳秒级门控积分... 介绍了一个基于标准总线 VXI的四路门控积分器模块插件。在四路独立的纳秒门控积分电路的基础上 ,采用 VXI寄存器基接口实现对各路门控积分器的数据采集和控制 ,采用 Labwin-dows/CVI编写了数据采集系统软件 ,从而完成了纳秒级门控积分器的实用化的基本工作。 展开更多

关键词 门控积发器 VXI总线 接口 软X射线 惯性约束聚变 数据采集

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基于加法生成器的低功耗测试 被引量：3

9

作者 肖继学 陈光 谢永乐 《仪器仪表学报》 EI CAS CSCD 北大核心 2007年第5期792-797,共6页

本文提出了一种基于算术加法生成器的测试或内建自测试的低功耗测试方法。该方法对原测试矢量进行伪格雷码编码,优化被测电路的开关活动率,从而实现低功耗测试。8位行波进位加法器和16位超前进位加法器的实验分析表明,编码后的测试矢量... 本文提出了一种基于算术加法生成器的测试或内建自测试的低功耗测试方法。该方法对原测试矢量进行伪格雷码编码,优化被测电路的开关活动率,从而实现低功耗测试。8位行波进位加法器和16位超前进位加法器的实验分析表明,编码后的测试矢量显著地降低了被测电路的开关活动率;基于FPGA的实验结果表明,对于8位行波进位加法器,该方法将电路的平均动态功耗降低了15．282%,对于16位超前进位加法器,则降低了12．21%。该测试方法能侦测到被测电路基本组成单元的任意组合失效;由于原电路中加法器的复用,该测试方法可将测试硬件开销降至最小,但不会降低测试性能。 展开更多

关键词 加法器 生成器 内建自测试 编码 格雷码 功耗

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16位超前进位加法器的设计 被引量：8

10

作者 谢莹 陈琳 《合肥工业大学学报（自然科学版）》 CAS CSCD 2004年第4期450-454,共5页

电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯... 电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯的超前进位加法器带负载能力不足等问题,从而在实际电路中使加法器的运算速度达到最优。根据这种理论,可以推导得到最优的任意位加法器。 展开更多

关键词 半加器 全加器 超前进位加法器 4位超前进位加法器 16位超前进位加法器

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一种并行乘法器的设计与实现 被引量：3

11

作者 王新刚 樊晓桠 +1 位作者 李瑛 齐斌 《计算机应用研究》 CSCD 北大核心 2004年第7期135-137,共3页

根据补码的特点对Booth2算法进行了改进 ,在得到部分积的基础上 ,采用平衡的 4 2压缩器构成的Wallace树对部分积求和 ,再用专门的加法器对Wallace产生的结果进行求和得到最终结果。用Verilog硬件语言进行功能描述 ,并用Design_analyzer... 根据补码的特点对Booth2算法进行了改进 ,在得到部分积的基础上 ,采用平衡的 4 2压缩器构成的Wallace树对部分积求和 ,再用专门的加法器对Wallace产生的结果进行求和得到最终结果。用Verilog硬件语言进行功能描述 ,并用Design_analyzer对其进行综合 ,得出用这种改进Booth2算法实现的乘法器比传统的CSA阵列乘法器速度快。 展开更多

关键词 并行乘法器 Booth2 WALLACE树

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32位快速乘法器的设计 被引量：2

12

作者 詹文法 汪国林 +1 位作者 杨羽 张珍 《合肥工业大学学报（自然科学版）》 CAS CSCD 2004年第9期1099-1102,共4页

高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法... 高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法器,采用了Booth编码、4-2压缩器、Wallace树算法以及超前进位加法器等多种算法和技术,在节约面积的同时,获得了高速度的性能。 展开更多

关键词 乘法器 BOOTH编码 超前进位加法器 Wallace树算法

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基于晶体管非理想特性的对数域积分器分析与改进 被引量：4

13

作者 蔡理 马西奎 《通信学报》 EI CSCD 北大核心 2003年第5期105-113,共9页

研究了由于双极型晶体管的非理想特性(如寄生发射极电阻RE和基极电阻RB、有限b值及Early效应(VA)等)使得跨导线性积分器特性发生偏移的机理。应用积分器误差函数导出了该积分器非理想特性方程,定量分析出晶体管非理想参数对积分器幅值... 研究了由于双极型晶体管的非理想特性(如寄生发射极电阻RE和基极电阻RB、有限b值及Early效应(VA)等)使得跨导线性积分器特性发生偏移的机理。应用积分器误差函数导出了该积分器非理想特性方程,定量分析出晶体管非理想参数对积分器幅值和相位特性影响,给出了电子补偿的方法,并用PSpice进行了仿真,验证了理论分析结果。 展开更多

关键词 双极型晶体管 非理想特性 跨导线性积分器 误差函数 对数域积分器 电子补偿

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基于RSA算法的大数乘法器设计 被引量：2

14

作者 蔡敏 史伟伟 黄明文 《半导体技术》 CAS CSCD 北大核心 2005年第8期65-68,共4页

提出了普通阵列乘法电路的改进结构和含流水线的串并乘法电路(SPM)结构。后者比基于Booth算法的n位并行乘法电路更节省资源消耗,由O(n2)降低到O(n),同时相比于n位普通移位乘法器,运算时间复杂度由的O(n2)降低到O(n),且其串行输出特性更... 提出了普通阵列乘法电路的改进结构和含流水线的串并乘法电路(SPM)结构。后者比基于Booth算法的n位并行乘法电路更节省资源消耗,由O(n2)降低到O(n),同时相比于n位普通移位乘法器,运算时间复杂度由的O(n2)降低到O(n),且其串行输出特性更适合应用于大数乘法电路。 展开更多

关键词 里维嘶特-沙米尔-阿德莱曼算法(RSA) 乘法器 集成电路 流水线

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用FPGA实现先行进位单元阵列除法器 被引量：4

15

作者 郝建新 谢剑斌 《国防科技大学学报》 EI CAS CSCD 1997年第1期66-70,共5页

介绍了用ＦＰＧＡ实现先行进位单元阵列除法器的原理及方法。本除法器在速度上不仅较软件方法快近十倍，而且较传统的硬件除法器有很大的提高；同时，利用ＦＰＧＡ设计技术，将本除法器集成在一单片的ＦＰＧＡ器件上。

关键词 FPGA 单元阵列除法器 除法器

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二级进位跳跃加法器的优化方块分配 被引量：3

16

作者 崔晓平 王成华 《北京航空航天大学学报》 EI CAS CSCD 北大核心 2007年第4期495-499,共5页

提出了一种新的获得二级进位跳跃加法器优化方块分配的算法.根据该算法,在确定最坏路径延时的前提下,首先获得该延时下加法器最大的优化方块尺寸,然后确定任意位二级进位跳跃加法器的优化方块尺寸.优化方块分配的进位跳跃加法器可以缩... 提出了一种新的获得二级进位跳跃加法器优化方块分配的算法.根据该算法,在确定最坏路径延时的前提下,首先获得该延时下加法器最大的优化方块尺寸,然后确定任意位二级进位跳跃加法器的优化方块尺寸.优化方块分配的进位跳跃加法器可以缩短关键路径的延时.给出了加法器门级延时、复杂度的分析,分析结果显示,通过优化方块分配,可以以较少的额外门电路获得快速的进位跳跃加法器.该加法器已用PSPICE仿真工具进行了功能验证和仿真.PSPICE仿真分析表明,所提出的二级优化方块分配进位跳跃加法器的速度优于等尺寸二级进位跳跃加法器. 展开更多

关键词 加法器 进位跳跃加法器 门级延时 优化方块分配

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电流平衡式无源积分型时分割乘法器功率测量误差分析 被引量：1

17

作者 王学伟 姜圳 +1 位作者 张礼勇 费正生 《仪器仪表学报》 EI CAS CSCD 北大核心 2001年第5期530-533,536,共5页

本文以电流平衡式时分割乘法器为研究对象 ,通过建立其数学模型给出了功率测量误差的表达式 ,利用计算机仿真对其动态误差进行全面分析。文中给出各类参数变化影响的测量误差曲线图 ,总结出几点在工程实践上有用的结论。

关键词 时分割乘法器 功率测量 误差分析 模拟乘法器

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快速设计高性能有符号乘法器电路的编程语言研究 被引量：1

18

作者 焦继业 穆荣 郝跃 《电子学报》 EI CAS CSCD 北大核心 2013年第11期2256-2261,共6页

提出了一种有符号乘法器电路的编程语言,其核心思想是采用指令表示乘法器的编码器、加法器树、快速加法器等三个部分,然后经由指令描述互联关系形成乘法器.通过Lex/Yacc构成编译器,解析程序得到乘法器的Verilog代码.采用该设计语言生成... 提出了一种有符号乘法器电路的编程语言,其核心思想是采用指令表示乘法器的编码器、加法器树、快速加法器等三个部分,然后经由指令描述互联关系形成乘法器.通过Lex/Yacc构成编译器,解析程序得到乘法器的Verilog代码.采用该设计语言生成的七种典型结构的32位有符号单周期乘法器,在200MHz工作频率设定下,使用GRACE 0.18μm 1P6M工艺,进行逻辑综合、布局布线、静态时序和功耗分析.实验结果表明,这七种乘法器速度都优于Synopsys DesignWare产生的乘法器,其中由改进型Booth Radix4编码、冗余二进制加法器树和跳跃进位加法器构成的乘法器综合性能超出Synopsys Design Ware产生的乘法器达35%,因此该设计语言可应用于高性能乘法器电路快速设计应用中. 展开更多

关键词 乘法器 编程语言 编码 加法器树 快速加法器

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X-DSP浮点乘法器的设计与实现 被引量：1

19

作者 彭元喜 杨洪杰 谢刚 《计算机应用》 CSCD 北大核心 2010年第11期3121-3125,3133,共6页

为了满足高性能X-DSP浮点乘法器的性能、功耗、面积要求,研究分析了X型DSP总体结构和浮点乘法器指令特点,采用Booth2编码算法和4∶2压缩树形结构,使用4级流水线结构设计实现了一款高性能低功耗浮点乘法器。使用逻辑综合工具Design Compi... 为了满足高性能X-DSP浮点乘法器的性能、功耗、面积要求,研究分析了X型DSP总体结构和浮点乘法器指令特点,采用Booth2编码算法和4∶2压缩树形结构,使用4级流水线结构设计实现了一款高性能低功耗浮点乘法器。使用逻辑综合工具Design Compiler,采用第三方公司0.13μmCMOS工艺库,对所设计的乘法器进行了综合,其结果为工作频率500MHz,面积67529.36μm2,功耗22.3424mW。 展开更多

关键词 4∶2压缩树 布斯算法 IEEE-754 浮点乘法器 数字信号处理器

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基于方块超前进位的快速进位跳跃加法器 被引量：2

20

作者 崔晓平 王成华 《南京航空航天大学学报》 EI CAS CSCD 北大核心 2006年第6期786-790,共5页

提出了一种基于方块超前进位的快速进位跳跃加法器。该加法器的跳跃方块采用不等尺寸的二级方块超前进位逻辑,其可变的方块尺寸缩小了关键路径的延时,而方块内部的快速超前进位逻辑使得延时进一步减小。除第一个方块以外,其他每个方块... 提出了一种基于方块超前进位的快速进位跳跃加法器。该加法器的跳跃方块采用不等尺寸的二级方块超前进位逻辑,其可变的方块尺寸缩小了关键路径的延时,而方块内部的快速超前进位逻辑使得延时进一步减小。除第一个方块以外,其他每个方块进位仅有两级门延时。该进位跳跃加法器已用PSp ice仿真工具进行了功能验证和仿真。门级延时和PSp ice仿真分析表明,所提出的进位跳跃加法器的速度优于通用优化方块分配的进位跳跃加法器。 展开更多

关键词 加法器 进位跳跃加法器 超前进位 门级延时

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