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基于改进Wallace树的Posit乘法单元优化
1
作者 高志勇 王磊 +2 位作者 刘博文 英津瑞 王盼龙 《计算机工程》 北大核心 2026年第3期276-286,共11页
Posit格式作为一种新的浮点数表示方法,虽然在动态范围和舍入误差处理上相比IEEE 754浮点格式具有显著优势,但其硬件实现尤其是尾数乘法器的设计存在挑战。为此,通过增加特定的计数器、重新设计部分积求和阶段计数器布局以及改进最终求... Posit格式作为一种新的浮点数表示方法,虽然在动态范围和舍入误差处理上相比IEEE 754浮点格式具有显著优势,但其硬件实现尤其是尾数乘法器的设计存在挑战。为此,通过增加特定的计数器、重新设计部分积求和阶段计数器布局以及改进最终求和阶段使用的加法器,提出一种名为3L-Wallace树的改进Wallace树算法,以减少部分积求和的阶段数,降低硬件资源消耗和整体延迟。随后,基于3L-Wallace树对Posit乘法单元进行了优化。此外,还引入模块化设计方法,将大位宽乘法器划分为更易于实现的小模块,简化了设计过程并减小了实现难度。同时,设计一种动态选择算法,根据运行时尾数位宽动态选择合适位宽的乘法器,避免硬件资源浪费。实验结果显示,3L-Wallace树算法硬件资源消耗相较于传统方法平均减少约9.5%,功率平均降低约8.1%,时延平均降低约10.4%,整体表现优于传统方法,特别是在大位宽乘法器的实现上表现突出。 展开更多
关键词 Posit格式 WALLACE树 乘法单元 尾数乘法器 计数器 现场可编程门阵列
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基于可重构低功耗处理的高速乘法器设计
2
作者 陈一凡 杨宇恒 +1 位作者 姜岩峰 蔡孟冶 《计算机工程与科学》 北大核心 2026年第4期608-616,共9页
针对传统radix-4 Booth编码乘法器所导致的高延迟和高功耗,设计并实现了一种改进型radix-4 Booth编码的低功耗高速乘法器。该乘法器采用改进型radix-4 Booth编码,通过超前置零编码模块改善了原有编码带来的功耗损失,并采用预处理方法增... 针对传统radix-4 Booth编码乘法器所导致的高延迟和高功耗,设计并实现了一种改进型radix-4 Booth编码的低功耗高速乘法器。该乘法器采用改进型radix-4 Booth编码,通过超前置零编码模块改善了原有编码带来的功耗损失,并采用预处理方法增加扩展符号位,减小关键路径延迟;通过优化生成规则部分积阵列,减少压缩器数量;通过改进压缩器结构和可重构压缩设计缩短关键路径长度,降低压缩树整体功耗。所设计的乘法器采用180 nm工艺完成设计,通过Design Compiler进行综合,采用该结构32位乘法器关键路径延迟为6.73 ns,电路面积为116736μm^(2),通过随机产生5000组随机数得到整体功耗为13838μW。 展开更多
关键词 BOOTH编码 低功耗设计 可重构设计
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Posit浮点部件实现
3
作者 陈子钰 何军 +4 位作者 尹飞 颜世云 杨剑新 文周旺 马启皓 《计算机应用》 北大核心 2025年第S1期163-169,共7页
首先,介绍Posit浮点格式及相关研究现状;其次,设计并实现一组Posit浮点运算指令,包含7条算术运算指令、3条比较指令和14条格式转换指令;最后,实现一个能全流水执行的Posit浮点部件,并评估它的实现性。该部件支持Posit(32,2)、Posit(32,3... 首先,介绍Posit浮点格式及相关研究现状;其次,设计并实现一组Posit浮点运算指令,包含7条算术运算指令、3条比较指令和14条格式转换指令;最后,实现一个能全流水执行的Posit浮点部件,并评估它的实现性。该部件支持Posit(32,2)、Posit(32,3)和Posit(32,6)这3种格式,包含5级流水的Posit浮点融合乘加(PFMA)子部件和3级流水的Posit浮点格式转换(PFCVT)子部件。相较于支持FP32格式的浮点部件,所提Posit浮点部件在Posit(32,2)格式下的操作数尾数和结果尾数的最大位宽增加了4 bit,并在Posit(32,6)格式下的指数的动态范围提升了近1 072 decades,显著提高了数据表示范围和灵活性;同时,在Posit(32,6)格式下支持的数据动态范围比FP64大了近524 decades。可见,所提部件可用于探索Posit(32,6)在特定领域和应用中替代FP64的可行性,以减少计算系统的存储、访存和通信开销,从而提高计算能效。 展开更多
关键词 Posit 浮点算术 融合乘加 浮点转换 指令集
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应用于eFPGA的乘加运算单元设计
4
作者 李春锋 卢丽珍 +2 位作者 余彬 舒毅 范迪 《山东科技大学学报(自然科学版)》 北大核心 2025年第2期104-114,共11页
针对当前嵌入式可编程逻辑阵列(eFPGA)中实现神经网络模型时资源利用率低的问题,提出一种新型乘加运算单元设计结构,以提升乘加单元资源利用率,充分发挥eFPGA高空间并行性。乘加运算单元在保留传统eFPGA的数字信号处理单元核心乘加功能... 针对当前嵌入式可编程逻辑阵列(eFPGA)中实现神经网络模型时资源利用率低的问题,提出一种新型乘加运算单元设计结构,以提升乘加单元资源利用率,充分发挥eFPGA高空间并行性。乘加运算单元在保留传统eFPGA的数字信号处理单元核心乘加功能基础上,增加了对常用INT8/16/32量化位宽数据的单指令多数据SIMD运算结构支持,并对位宽扩展后的部分积生成器、压缩树分割方法及并行前缀加法器结构进行了优化,以降低核心乘加单元通路延迟。乘加运算单元采用UMC 28 nm工艺实现,仿真与实验结果表明,乘加单元满足功能正确性要求,在神经网络应用测试电路综合结果上的资源利用率提升1.37~3.05倍。 展开更多
关键词 嵌入式可编程逻辑阵列 数字运算单元 乘加器 BOOTH算法
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一种32位异步乘法器的研究与实现 被引量：12
5
作者 李勇 王蕾 +2 位作者 龚锐 戴葵 王志英 《计算机研究与发展》 EI CSCD 北大核心 2006年第12期2152-2157,共6页
提出基于宏单元(macrocell)的异步电路设计流程,由于在流程中尽量与现有的同步电路设计EDA工具兼容,降低了技术难度,提高了开发效率·基于该流程实现了0·35μm工艺条件下的32位异步乘法器·经过与相同工艺条件下,具有相同... 提出基于宏单元(macrocell)的异步电路设计流程,由于在流程中尽量与现有的同步电路设计EDA工具兼容,降低了技术难度,提高了开发效率·基于该流程实现了0·35μm工艺条件下的32位异步乘法器·经过与相同工艺条件下,具有相同数据通路结构的同步乘法器比较,异步乘法器的性能与同步乘法器相当,而且面积更小、功耗更低· 展开更多
关键词 异步乘法器 设计流程 宏单元 功耗 性能
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基于FPGA的实时双精度浮点矩阵乘法器设计 被引量：22
6
作者 田翔 周凡 +2 位作者 陈耀武 刘莉 陈耀 《浙江大学学报（工学版）》 EI CAS CSCD 北大核心 2008年第9期1611-1615,共5页
设计了一个并行结构双精度浮点矩阵乘法器以提高矩阵乘法的计算性能,并在Xilinx Virtex-4 SX55现场可编程门阵列(FPGA)上完成了方案的实现.乘法器中的处理单元采用阵列结构,在单个FPGA芯片中可集成25个处理单元,峰值计算性能达到3000 MF... 设计了一个并行结构双精度浮点矩阵乘法器以提高矩阵乘法的计算性能,并在Xilinx Virtex-4 SX55现场可编程门阵列(FPGA)上完成了方案的实现.乘法器中的处理单元采用阵列结构,在单个FPGA芯片中可集成25个处理单元,峰值计算性能达到3000 MFLOPS.针对工程实际中大量存在的包含稀疏矩阵的乘法问题,增加了预处理模块以避免零元素块参与计算,从而缩短了计算时间.通过对不同维数的稠密矩阵乘法以及稀疏矩阵乘法实验结果的分析,证实了本设计达到了较高的计算性能. 展开更多
关键词 矩阵乘法 现场可编程门阵列 双精度浮点矩阵 并行结构 稀疏矩阵
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一种高性能大数模幂协处理器SEA 被引量：7
7
作者 赵学秘 陆洪毅 +2 位作者 戴葵 童元满 王志英 《计算机研究与发展》 EI CSCD 北大核心 2005年第6期924-929,共6页
大数模幂是许多公钥算法中的主要操作和计算瓶颈.SEA是一种针对大数模幂的高性能协处理器,其主要采用如下3种加速方法:①采用二进制并行模幂算法(PBME)和以基数长度为处理字长的高基数Montgomery算法(RBHRMMM);②将算法映射到脉动阵列... 大数模幂是许多公钥算法中的主要操作和计算瓶颈.SEA是一种针对大数模幂的高性能协处理器,其主要采用如下3种加速方法:①采用二进制并行模幂算法(PBME)和以基数长度为处理字长的高基数Montgomery算法(RBHRMMM);②将算法映射到脉动阵列处理结构,并交替计算平方和乘以掩盖RBHRMMM算法中的相关,同时应用定向技术消除PBME算法中的相关;③基于“先拆分乘法、后将累加压缩”的思想优化关键路径.SEA完成1024b完整大数模幂仅需72738个时钟周期,采用基于标准单元的正向设计流程实现,其面积为4.2×4.2mm2,等效门数为739933.目前,SEA已经在0.18μm1P6MCMOS工艺上流片成功,主频133MHz,峰值功耗为962.26mW,使用SEA后,完成一次1024bRSA签名仅需316.9μs. 展开更多
关键词 模幂协处理器 高基数Montgomery算法 脉动阵列 重定向 乘法器
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面向移动设备的3D图形处理器设计 被引量：8
8
作者 杨毅 郭立 +1 位作者 史鸿声 郭安泰 《小型微型计算机系统》 CSCD 北大核心 2009年第8期1668-1674,共7页
提出一种面向移动设备的3D图形处理器的设计方法,从图形算法和硬件架构两个层次进行优化.对图形算法进行C语言的仿真模拟,并设计高效的具有并行和流水线结构的图形处理器架构.该架构采用定点的数据通道,拥有一个可编程的顶点处理器和基... 提出一种面向移动设备的3D图形处理器的设计方法,从图形算法和硬件架构两个层次进行优化.对图形算法进行C语言的仿真模拟,并设计高效的具有并行和流水线结构的图形处理器架构.该架构采用定点的数据通道,拥有一个可编程的顶点处理器和基于像素块的光栅扫描转换模块,降低电路复杂度的同时提高了整体性能.该设计已经在FPGA上验证,并给出了实验结果.实验结果显示该图形处理器结构可以满足移动设备的图形应用要求,具有可行性. 展开更多
关键词 图形处理器 可编程顶点处理器 光栅阶段 FPGA验证
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基于AT89C51的室内智能化控制系统设计 被引量：7
9
作者 任成伟 师剑军 +1 位作者 刘俊杰 张勇 《火力与指挥控制》 CSCD 北大核心 2017年第6期179-182,共4页
基于AT89C51单片机设计了一套不依赖智能开关,即用即加的室内智能化控制系统,通用的部分分门禁系统、智能电器、智能感知3个模块,分别以电子密码锁、ZigBee组网和红外接、发设备、各类传感器为主,旨在使用户摆脱对安防问题的困扰,方便... 基于AT89C51单片机设计了一套不依赖智能开关,即用即加的室内智能化控制系统,通用的部分分门禁系统、智能电器、智能感知3个模块,分别以电子密码锁、ZigBee组网和红外接、发设备、各类传感器为主,旨在使用户摆脱对安防问题的困扰,方便对智能设备的使用。 展开更多
关键词 AT89C51 智能化 红外设备
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基于TTA的异步微处理器设计及其VLSI实现 被引量：3
10
作者 石伟 陈芳园 +4 位作者 王志英 任洪广 苏博 王友瑞 陆洪毅 《电子学报》 EI CAS CSCD 北大核心 2011年第2期395-401,共7页
本文针对传输触发体系结构设计了一款异步微处理器.由于异步TTA采用分布式的控制方式,数据相关会导致程序执行错误,因此提出了一种数据源选择技术来保证程序执行的正确性,并给出了异步TTA的微体系结构与电路实现.最后,在0.18μm工艺下... 本文针对传输触发体系结构设计了一款异步微处理器.由于异步TTA采用分布式的控制方式,数据相关会导致程序执行错误,因此提出了一种数据源选择技术来保证程序执行的正确性,并给出了异步TTA的微体系结构与电路实现.最后,在0.18μm工艺下采用基于宏单元的异步集成电路设计方法实现了该异步微处理器.实验结果表明提出的数据源选择技术能够有效保证异步TTA微处理器正确执行,同时异步TTA计算内核功耗仅为相应同步计算内核功耗的40%左右. 展开更多
关键词 传输触发结构 异步电路 低功耗 VLSI设计
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异步超前进位加法器设计 被引量：3
11
作者 杨银堂 徐阳扬 +1 位作者 周端 弥晓华 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2009年第1期33-37,共5页
提出了一种新的高速加法器电路.该加法器采用混合握手协议,将超前进位与异步自定时技术相结合,根据进位链出现的概率大小来分配进位路径,可以在保持异步结构低功耗的同时提高运算速度.仿真结果表明,在SMIC 0.18μm工艺下,32位异步超前... 提出了一种新的高速加法器电路.该加法器采用混合握手协议,将超前进位与异步自定时技术相结合,根据进位链出现的概率大小来分配进位路径,可以在保持异步结构低功耗的同时提高运算速度.仿真结果表明,在SMIC 0.18μm工艺下,32位异步超前进位加法器平均运算完成时间为0.880932 ns,其速度是同步串行加法器的7.33倍,是异步串行加法器的1.364倍和异步进位选择加法器的1.123倍,且电路面积和功耗开销小于异步进位选择加法器. 展开更多
关键词 异步 并行 超前进位 加法器 自定时
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低功耗微处理器中异步流水线设计 被引量：2
12
作者 石伟 王友瑞 +3 位作者 陈芳园 任洪广 陆洪毅 王志英 《国防科技大学学报》 EI CAS CSCD 北大核心 2009年第5期33-37,共5页
随着工艺的不断进步及芯片上资源的不断增加,微处理器设计遇到了一系列问题:为芯片提供一个全局时钟网络越来越困难,时钟扭曲等问题越来越突出,芯片的功耗问题越来越严重。上述这些因素促使人们将注意力逐渐转向异步电路设计。在设计异... 随着工艺的不断进步及芯片上资源的不断增加,微处理器设计遇到了一系列问题:为芯片提供一个全局时钟网络越来越困难,时钟扭曲等问题越来越突出,芯片的功耗问题越来越严重。上述这些因素促使人们将注意力逐渐转向异步电路设计。在设计异步微处理器过程中,异步流水线的设计是一个非常重要的问题。首先总结了微处理器设计中出现的各种流水线结构,并给出了相应的异步实现;然后提出了一种异步流水线设计流程,用于加速异步流水线的设计;最后利用提出的流程设计实现了几种异步功能单元,实验结果表明异步电路能够有效降低电路的功耗。 展开更多
关键词 低功耗 流水线 异步电路 设计流程
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基于FPGA的32位并行乘法器的设计与实现 被引量：2
13
作者 蒋勇 罗玉平 +1 位作者 马晏 叶新 《计算机工程》 CAS CSCD 北大核心 2005年第23期222-224,共3页
首先分析比较了几种典型的乘法器实现结构,然后采用树型组合方式,对其结构进行了优化,最后在FPGA上设计并实现了一个高性能的32位并行乘法器。
关键词 乘法器 现场可编程逻辑门阵列 硬件描述语言 BOOTH算法
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基4BOOTH编码的高速32×32乘法器的设计与实现 被引量：5
14
作者 周婉婷 李磊 《电子科技大学学报》 EI CAS CSCD 北大核心 2008年第S1期106-108,132,共4页
介绍并实现了一种高速32×32有符号/无符号二进制乘法器。该乘法器采用改进基4BOOTH算法编码方式,所产生的电路与传统相比减小了延时与面积,并采用符号补偿技术对每个部分积进行符号位补偿,进一步简化电路。该乘法器在关键路径上采... 介绍并实现了一种高速32×32有符号/无符号二进制乘法器。该乘法器采用改进基4BOOTH算法编码方式,所产生的电路与传统相比减小了延时与面积,并采用符号补偿技术对每个部分积进行符号位补偿,进一步简化电路。该乘法器在关键路径上采用改进混合Wallace树压缩器阵列进行优化,其压缩器阵列对称有利于布局布线。该乘法器插入流水后能运行到250MHz,可用作专用数据通道的乘法单元。 展开更多
关键词 BOOTH编码 压缩器 乖法器 WALLACE树
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一种用于并行H·264编码器的语法元素级分组并行算术编码器体系结构的评估 被引量：2
15
作者 陈胜刚 陈书明 +1 位作者 谷会涛 刘尧 《电子学报》 EI CAS CSCD 北大核心 2012年第2期400-405,共6页
设计了一种语法元素指令流驱动的全流水CABAC(Contex-t basedAdaptive Binary Arithmetic Coding)熵编码VLSI结构,并对提出的语法元素级分组并行算术编码器的体系结构进行了设计和开销评估.该并行方法可以与现有符号级并行算法正交,可... 设计了一种语法元素指令流驱动的全流水CABAC(Contex-t basedAdaptive Binary Arithmetic Coding)熵编码VLSI结构,并对提出的语法元素级分组并行算术编码器的体系结构进行了设计和开销评估.该并行方法可以与现有符号级并行算法正交,可同时使用,适合大规模片上并行视频编码器;相比标准CABAC,增加约55%的晶体管即可实现2倍以上的符号处理加速比和>1Gbin/s的吞吐率. 展开更多
关键词 并行视频编码 算术编码 VLSI实现
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一种长整数模乘幂的改进算法与实现 被引量：2
16
作者 谢元斌 史江一 郝跃 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2011年第2期129-134,179,共7页
RSA密码系统性能受到长整数模乘和模幂运算速度的制约.为了提高模乘幂运算器的速度,采用两级进位保留加法器(CSA)结构改进了蒙哥马利模乘算法.通过插入寄存器缩短了电路的关键路径,保证了CSA操作数的同时性,显著提升了模乘运算器速度.另... RSA密码系统性能受到长整数模乘和模幂运算速度的制约.为了提高模乘幂运算器的速度,采用两级进位保留加法器(CSA)结构改进了蒙哥马利模乘算法.通过插入寄存器缩短了电路的关键路径,保证了CSA操作数的同时性,显著提升了模乘运算器速度.另外,通过调整从左到右的二进制模幂运算的模乘运算次序,避免了大部分模乘运算结束后的结果格式转换,大大节省了转换时间.将采用本方法实现的1024位模幂运算器与近年最具代表性的从左到右二进制模幂运算器相比较的结果表明,Xilinx的FPGA综合实现时,吞吐率提高了36%,面积减少了18%;ASIC综合后,吞吐率提高了75%,面积减少了33%. 展开更多
关键词 蒙哥马利模乘算法 模幂算法 RSA密码系统 硬件结构设计
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用进位存储加法器快速实现串行乘除法和平方根计算 被引量：2
17
作者 梁政 邵志标 沈绪榜 《西安交通大学学报》 EI CAS CSCD 北大核心 2002年第4期406-409,共4页
为适应嵌入式低功耗微处理器的应用，提出了可同时实现浮点乘除法和平方根计算宏模块（ＭＤＳ）的同步串行实现方式．乘法计算采用Ｂｏｏｔｈ算法迭代，除法与平方根计算的实现采用基４　ＳＲＴ算法，在迭代中共用商位查询表，可同步实... 为适应嵌入式低功耗微处理器的应用，提出了可同时实现浮点乘除法和平方根计算宏模块（ＭＤＳ）的同步串行实现方式．乘法计算采用Ｂｏｏｔｈ算法迭代，除法与平方根计算的实现采用基４　ＳＲＴ算法，在迭代中共用商位查询表，可同步实现部分冗余结果向非冗余二进制的转换．为加快迭代的速度，摒弃了进位传递加法器（ＣＰＡ），而采用进位存储加法器（ＣＳＡ）来实现迭代中的加法运算．宏模块设计控制逻辑简单，资源面积占用少，迭代时间短，经可编程逻辑器件验证，速度可提高１倍以上．在此基础上，提出了对除法和平方根计算异步自定时实现方式的改进方案，该实现方式不仅易于版图布线，而且大大降低了瞬态功耗． 展开更多
关键词 进位存储加法器 串行乘除法 平方根 超大规模集成电路
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ADTA-1:一种嵌入式异构双核微处理器 被引量：1
18
作者 陈芳园 石伟 +3 位作者 任洪广 王友瑞 王志英 陆洪毅 《国防科技大学学报》 EI CAS CSCD 北大核心 2009年第5期24-28,共5页
针对多核日益严重的功耗问题,利用异步技术在低功耗方面的优势,结合数据触发结构设计并实现了一种嵌入式异构双核微处理器(ADTA-1)。该设计将异步设计应用于嵌入式多核微处理器中,并在芯片中对异步微处理器进行了测试,验证了异步电路在... 针对多核日益严重的功耗问题,利用异步技术在低功耗方面的优势,结合数据触发结构设计并实现了一种嵌入式异构双核微处理器(ADTA-1)。该设计将异步设计应用于嵌入式多核微处理器中,并在芯片中对异步微处理器进行了测试,验证了异步电路在多核微处理器中的有效性和低功耗特性,为进一步设计和实现低功耗异步多核微处理器进行了有益的探索。 展开更多
关键词 异步集成电路 低功耗 多核 嵌入式微处理器
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解同步电路中的功耗优化方法 被引量：1
19
作者 石伟 沈立 +2 位作者 任洪广 苏博 王志英 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2010年第12期2155-2161,共7页
针对解同步方法设计的异步电路存在冗余功耗的问题,提出一种功耗优化的解同步异步电路设计方法.首先以迭代结构乘法器为例分析操作数及电路操作行为对异步流水线功耗的影响;然后将窄数据特性及操作行为特性引入到解同步设计方法中,其中... 针对解同步方法设计的异步电路存在冗余功耗的问题,提出一种功耗优化的解同步异步电路设计方法.首先以迭代结构乘法器为例分析操作数及电路操作行为对异步流水线功耗的影响;然后将窄数据特性及操作行为特性引入到解同步设计方法中,其中窄数据特性用于优化数据通路,操作行为特性用于优化控制通路;最后采用该方法对异步传输触发体系结构(TTA)微处理器计算内核进行功耗优化设计.实验结果表明,结构优化后的异步TTA微处理器内核功耗明显减少,约为解同步异步内核功耗的60%. 展开更多
关键词 解同步电路 功耗优化 流水线结构优化 操作数分析 设计流程
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一个面向移动设备的可编程顶点处理器的设计 被引量：1
20
作者 杨毅 郭立 +1 位作者 史鸿声 季建 《中国科学技术大学学报》 CAS CSCD 北大核心 2010年第2期140-145,共6页
为了取代传统的功能单一、电路复杂的固定功能的几何单元电路,设计了一个高性能的面向移动设备的可编程顶点处理器(VPU).该处理器采用了定点的4路单指令多数据(SIMD)的运算结构和具备数据旁路功能的流水线结构,并具有一个高精度的特殊... 为了取代传统的功能单一、电路复杂的固定功能的几何单元电路,设计了一个高性能的面向移动设备的可编程顶点处理器(VPU).该处理器采用了定点的4路单指令多数据(SIMD)的运算结构和具备数据旁路功能的流水线结构,并具有一个高精度的特殊函数求值单元.这些结构加快了处理器的运算速度,并有效减少了电路面积.该处理器已经在FPGA平台上实现.实验结果表明,该处理器能够完成几何部分的计算功能,并且允许用户编程实现自定义的变换模型和光照模型,以实现各种特殊效果. 展开更多
关键词 3D图形处理 顶点处理器 SIMD FPGA
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