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一种具有低调制深度和低功耗的自适应抗噪超高频RFID解调器设计
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作者 王翊 陈冲 +1 位作者 许耀华 柏娜 《安徽大学学报(自然科学版)》 北大核心 2025年第1期61-69,共9页
超高频射频识别技术(radio frequency identification,简称RFID)是目前RFID发展的主流,但是传统的RFID幅度调制(amplitude shift keying,简称ASK)解调器在应对低调制深度的射频输入信号时难以实现精准解调.针对这种情况,该文基于GJB7377... 超高频射频识别技术(radio frequency identification,简称RFID)是目前RFID发展的主流,但是传统的RFID幅度调制(amplitude shift keying,简称ASK)解调器在应对低调制深度的射频输入信号时难以实现精准解调.针对这种情况,该文基于GJB7377.1B标准系统的超高频RFID ASK解调器,设计了一个由包络检测、低通滤波、放大器和比较器组成的低功耗、自适应抗噪ASK解调器.与传统的RFID ASK解调器相比,使用了迟滞放大器来实现低调制深度下的精准解调,使用了偏置电路来降低功耗,并使用了迟滞单元来抗噪.经过测试和验证,该RFID ASK解调器可以在2.31%的最小调制深度下解调信号,其功耗仅为421.63 nW,且在射频信号(radio frequency,简称RF)加入噪声的情况下也能实现精准解调. 展开更多
关键词 低调制深度 低功率 自适应抗噪 超高频射频识别技术
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高速低消耗数字插值滤波器设计
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作者 姚亚峰 王桐 +1 位作者 徐洋洋 辛拯宇 《湖南大学学报(自然科学版)》 北大核心 2025年第6期195-202,共8页
针对传统数字插值滤波器硬件资源消耗大、工作速度慢等问题,提出一种基于运算资源复用的改进数字插值滤波器的设计方法.该方法在多相数字插值滤波器的基础上,对滤波器架构进行了优化,实现核心运算资源的复用,可以明显降低电路资源消耗... 针对传统数字插值滤波器硬件资源消耗大、工作速度慢等问题,提出一种基于运算资源复用的改进数字插值滤波器的设计方法.该方法在多相数字插值滤波器的基础上,对滤波器架构进行了优化,实现核心运算资源的复用,可以明显降低电路资源消耗和功耗.提出的新型构架滤波器采用FPGA平台进行了原型验证,并与传统插值滤波器、多路并行插值滤波器和多相插值滤波器进行了对比.结果表明,改进滤波器所占用寄存器数量较传统结构减少65%,较多路并行结构减少73%,较多相结构减少28%;最大工作时钟频率较传统结构提升129%,较多路并行结构提升13.8%,功耗也要低于传统结构、多路并行结构,更适合高速、低消耗等应用场景. 展开更多
关键词 插值 数字滤波器 现场可编程门阵列(FPGA) 数模转换器 数字上变频
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基于FPGA的MobileNetV1目标检测加速器设计 被引量:3
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作者 严飞 郑绪文 +2 位作者 孟川 李楚 刘银萍 《现代电子技术》 北大核心 2025年第1期151-156,共6页
卷积神经网络是目标检测中的常用算法,但由于卷积神经网络参数量和计算量巨大导致检测速度慢、功耗高,且难以部署到硬件平台,故文中提出一种采用CPU与FPGA融合结构实现MobileNetV1目标检测加速的应用方法。首先,通过设置宽度超参数和分... 卷积神经网络是目标检测中的常用算法,但由于卷积神经网络参数量和计算量巨大导致检测速度慢、功耗高,且难以部署到硬件平台,故文中提出一种采用CPU与FPGA融合结构实现MobileNetV1目标检测加速的应用方法。首先,通过设置宽度超参数和分辨率超参数以及网络参数定点化来减少网络模型的参数量和计算量;其次,对卷积层和批量归一化层进行融合,减少网络复杂性,提升网络计算速度;然后,设计一种八通道核间并行卷积计算引擎,每个通道利用行缓存乘法和加法树结构实现卷积运算;最后,利用FPGA并行计算和流水线结构,通过对此八通道卷积计算引擎合理的复用完成三种不同类型的卷积计算,减少硬件资源使用量、降低功耗。实验结果表明,该设计可以对MobileNetV1目标检测进行硬件加速,帧率可达56.7 f/s,功耗仅为0.603 W。 展开更多
关键词 卷积神经网络 目标检测 FPGA MobileNetV1 并行计算 硬件加速
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一种抗辐射16位25 MS/s流水线ADC
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作者 周晓丹 苏晨 +6 位作者 刘涛 付东兵 王健安 陈光炳 李强 刘杰 郭刚 《电子科技大学学报》 北大核心 2025年第1期1-7,共7页
设计了一款抗辐射16位25 MS/s流水线型模数转换器(ADC)。根据电容失配等因素确定了第一级4位的流水线结构,并设计了改进的自举开关来提高采样线性度。为了降低系统功耗,设计了一种开关电容动态偏置电路,通过减小放大器的平均电流来降低... 设计了一款抗辐射16位25 MS/s流水线型模数转换器(ADC)。根据电容失配等因素确定了第一级4位的流水线结构,并设计了改进的自举开关来提高采样线性度。为了降低系统功耗,设计了一种开关电容动态偏置电路,通过减小放大器的平均电流来降低ADC的系统功耗。为了满足抗辐射的要求,针对电离总剂量效应和单粒子闩锁效应的机理,对电路进行抗辐射加固设计。该款抗辐射ADC在0.18μm CMOS工艺上进行制造,转换器的芯片面积为2.5 mm^(2),经过辐射试验后,在采样率25 MHz、1.8 V电源电压和30.1 MHz正弦输入的条件下,ADC的信噪比(SNR)达到了76.7 dBFS,无杂散动态范围(SFDR)为95.1 dBFS,功耗为38.76 mW,抗辐射能力达到电离总剂量100 Krad(Si)和单粒子闩锁阈值75 MeV·cm^(2)/mg,可满足空间环境的使用要求。 展开更多
关键词 模数转换器 流水线 信噪比 无杂散动态范围 抗辐射
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面向工控MCU的超越函数单元设计
5
作者 宋敏特 刘楠 +5 位作者 茹占强 殷志珍 丁朋 王争光 程素珍 宋贺伦 《中国科学院大学学报(中英文)》 北大核心 2025年第2期260-267,共8页
设计一种基于数字迭代算法的多线程、高性能、可配置的超越函数的硬件单元,支持正余弦、反正切、求模长、指数和对数的计算,可配置4~24 bit定点小数精度。该设计使用SMIC 40 nm eFlash平台的标准单元库进行综合,最终实现了200 MHz的时... 设计一种基于数字迭代算法的多线程、高性能、可配置的超越函数的硬件单元,支持正余弦、反正切、求模长、指数和对数的计算,可配置4~24 bit定点小数精度。该设计使用SMIC 40 nm eFlash平台的标准单元库进行综合,最终实现了200 MHz的时钟频率,面积为301074μm^(2)。 展开更多
关键词 超越函数 加速器 控制算法 数字迭代算法 CORDIC
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应用于边缘端视觉感知系统的低功耗片上缓冲存储器
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作者 陈漠 张静 +2 位作者 王艳蓉 麦麦提·那扎买提 乔飞 《电子与信息学报》 北大核心 2025年第9期3116-3125,共10页
视觉感知系统通过算法提取信息,但其能效受限于感知过程中数据转换与搬移的功耗开销。采用片上缓存实现边缘端系统中数据的存储与交互,通过减少对冗余信息的传输与搬运过程中的功耗,可有效降低系统的整体功耗。该研究提出了一种面向边... 视觉感知系统通过算法提取信息,但其能效受限于感知过程中数据转换与搬移的功耗开销。采用片上缓存实现边缘端系统中数据的存储与交互,通过减少对冗余信息的传输与搬运过程中的功耗,可有效降低系统的整体功耗。该研究提出了一种面向边缘计算的低功耗片上缓冲存储器(Cache)设计方案。该方案基于静态随机存取存储器(SRAM)单元,根据系统中二值神经网络层间数据量峰值,将缓存容量定制为40.5 kbit,集成在芯片内,专用于存储视觉感知系统的神经网络层间数据。针对传统单体式片上缓存功耗过高的问题,该方案采用分块式存储架构,依据二值神经网络最大池化层输出特征,将缓存阵列划分为8个独立可关断的72×72位子阵列。通过分块存储机制,数据存取过程中的动态功耗得到了有效降低。同时,该文进一步提出动态存储控制策略,利用卷积运算时层间数据量逐层递减的特性,在存取第2层卷积数据时,仅激活必要子阵列,由存储控制模块动态关闭未使用区块,实现功耗深度优化。在TSMC 180 nm CMOS工艺下仿真,结果表明时钟频率在10 MHz时,相较于单一式架构,分块式缓存在存储第1层卷积数据时,读写动态功耗降低64.97%;结合动态存储控制策略后,存储第2层卷积数据时的读写动态功耗进一步降低52.9%。该设计为边缘端视觉感知系统提供了高能效的片上存储解决方案。 展开更多
关键词 片上缓冲存储器 低功耗设计 静态随机存取存储器
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高能效CNN加速器设计
7
作者 喇超 李淼 +1 位作者 张峰 张翠婷 《计算机科学与探索》 北大核心 2025年第9期2520-2531,共12页
当前,卷积神经网络(CNN)被广泛应用于图片分类、目标检测与识别以及自然语言理解等领域。随着卷积神经网络的复杂度和规模不断增加,对硬件部署带来了极大的挑战,尤其是面对嵌入式应用领域的低功耗、低时延需求,大多数现有平台存在高功... 当前,卷积神经网络(CNN)被广泛应用于图片分类、目标检测与识别以及自然语言理解等领域。随着卷积神经网络的复杂度和规模不断增加,对硬件部署带来了极大的挑战,尤其是面对嵌入式应用领域的低功耗、低时延需求,大多数现有平台存在高功耗、控制复杂的问题。为此,以优化加速器能效为目标,对决定系统能效的关键因素进行分析,以缩放计算精度和降低系统频率为主要出发点,研究极低比特下全网络统一量化方法,设计一种高能效CNN加速器MSNAP。该加速器以1比特权重和4比特激活值的轻量化计算单元为基础,构建了128×128空间并行加速阵列结构,由于空间并行度高,整个系统采用低运行频率。同时,采用权重固定、特征图广播的数据传播方式,有效减少权重、特征图的数据搬移次数,达到降低功耗、提高系统能效比的目的。通过22 nm工艺流片验证,结果表明,在20 MHz频率下,峰值算力达到10.54 TOPS,能效比达到64.317 TOPS/W,相较同类型加速器在采用CIFAR-10数据集的分类网络中,该加速器能效比有5倍的提升。部署的目标检测网络YOLO能够达到60 FPS的检测速率,完全满足嵌入式应用需求。 展开更多
关键词 加速器 卷积神经网络(CNN) 轻量化神经元计算单元(NCU) MSNAP 分支卷积量化(BCQ)
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面向在轨卫星的超缓存容量FPGA重构系统设计
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作者 李太平 刘彬 +3 位作者 李昆吉 王媛媛 付春鑫 张志笪 《航天器工程》 北大核心 2025年第5期98-103,共6页
针对在轨卫星硬件无法更改、随机存取存储器(RAM)有限的情况,设计一种重构系统,对超缓存容量上注的FPGA程序进行分批次管理,利用现有RAM资源对每批次上注的编程数据进行校验,在发生错误时上注重传。完成单批次上注后,写入单向NAND Flash... 针对在轨卫星硬件无法更改、随机存取存储器(RAM)有限的情况,设计一种重构系统,对超缓存容量上注的FPGA程序进行分批次管理,利用现有RAM资源对每批次上注的编程数据进行校验,在发生错误时上注重传。完成单批次上注后,写入单向NAND Flash,清空RAM区域,准备下一批次的写入。通过多批次上注,在Flash中构建完整的重构编程数据,最终通过对Flash一次单向读取实现对FPGA成功编程。地面测试和在轨应用结果表明:该设计可用于在轨卫星FPGA重构,能够解决在轨卫星重构编程数据超缓存容量的难题。 展开更多
关键词 在轨卫星 在轨重构系统 超缓存容量 分块传输 上注重传
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ReHuff:基于ReRAM的Huffman编码硬件结构设计
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作者 郑道文 周一开 +2 位作者 唐忆滨 刘博生 武继刚 《计算机工程与科学》 北大核心 2025年第6期988-997,共10页
随着数据量在深度学习等各种应用场景中的迅速增大,通信和存储的硬件开销显著增加。在此背景下,压缩方法的重要性日益提升。哈夫曼编码是目前具备代表性且广泛应用的压缩方法之一,其特点是在不损害数据完整性的前提下,有效压缩数据并节... 随着数据量在深度学习等各种应用场景中的迅速增大,通信和存储的硬件开销显著增加。在此背景下,压缩方法的重要性日益提升。哈夫曼编码是目前具备代表性且广泛应用的压缩方法之一,其特点是在不损害数据完整性的前提下,有效压缩数据并节省存储空间。然而,由于分层内存存储的限制,哈夫曼编码在传统硬件中的解决方案面临着高延迟和高能耗的挑战。提出了一种名为ReHuff的硬件架构,利用阻变随机存储器(ReRAM)实现在内存中直接进行哈夫曼编码。设计了基于ReRAM的哈夫曼编码映射方法,以提取有效数据。针对映射过程中存在的变长编码数据与定长ReRAM块之间的匹配问题,提出了适应架构设计的双阶段变长数据选择与分割方法,整合变长输出以节省能耗并提升ReRAM的利用效率。仿真结果表明,所提出的设计方案的性能与能耗表现均优于代表性基准,在性能方面提高了18.6倍,在能耗方面降低了82.4%。 展开更多
关键词 哈夫曼编码 数据压缩 阻变随机存储器 加速器设计 数据映射
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面向音频应用的改进型低电源电压灵敏度电阻-电容张弛振荡器
10
作者 唐展 黄胜 《兰州大学学报(自然科学版)》 北大核心 2025年第3期384-388,397,共6页
基于GSMC 90 nm BCD工艺,提出一种改进型低电源电压灵敏度的8 MHz高精度电阻-电容张弛振荡器,以解决传统振荡器在电源电压波动时频率稳定性不足的问题.采用低压差线性稳压器为振荡器核心电路提供稳定供电,并引入与电源电压无关的偏置电... 基于GSMC 90 nm BCD工艺,提出一种改进型低电源电压灵敏度的8 MHz高精度电阻-电容张弛振荡器,以解决传统振荡器在电源电压波动时频率稳定性不足的问题.采用低压差线性稳压器为振荡器核心电路提供稳定供电,并引入与电源电压无关的偏置电流电路,显著提升了电源的抑制能力.单比较器动态切换机制有效消除了失调电压的影响,实现了50%的功耗优化.仿真结果表明,在3.3 V电源电压下,该振荡器的典型输出频率为8.008 MHz,当电源电压在2.5~5.5 V变化时,频率偏差为±0.21%. 展开更多
关键词 电阻-电容张弛振荡器 低压差线性稳压器 电源电压补偿 低电源电压灵敏度
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后量子密码中基于NTT的低成本多项式乘法器硬件设计与实现
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作者 阚瑞晨 肖昊 《合肥工业大学学报(自然科学版)》 北大核心 2025年第10期1336-1343,共8页
在后量子密码(post-quantum cryptography,PQC)算法CRISTALS-Kyber中,多项式乘法计算占据主要部分,而快速数论变换(number theoretic transform,NTT)可以降低多项式乘法的复杂度,因此简洁高效的NTT架构设计对整个算法实现至关重要。文... 在后量子密码(post-quantum cryptography,PQC)算法CRISTALS-Kyber中,多项式乘法计算占据主要部分,而快速数论变换(number theoretic transform,NTT)可以降低多项式乘法的复杂度,因此简洁高效的NTT架构设计对整个算法实现至关重要。文章针对基于存储器的NTT/INTT提出一种硬件友好的两级迭代地址访问算法,并设计一种串行两级迭代硬件架构。该架构在计算NTT/INTT时1/2中间系数由前级蝶形单元(butterfly unit,BFU)提供,以节省BRAM数量、简化电路结构,并且能实现NTT-INTT数据流共用,从而进一步简化控制逻辑;为实现完整的多项式乘法,设计配置BFU以完成对位系数相乘(point-wise multiplication,PWM)。该架构最终被部署在Xilinx Artix-7上,运行结果表明,与当前最先进设计相比,文章设计的架构LUT、FF、BRAM资源分别减少了30%、23%、25%,且ATP(area-time product)性能相较于已有设计提升了10%~40%。 展开更多
关键词 后量子密码 Kyber算法 快速数论变换(NTT) 多项式乘法器 内存访问
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基于CMOS的高精度两步式TDC设计
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作者 傅海鹏 董骁 《湖南大学学报(自然科学版)》 北大核心 2025年第10期145-153,共9页
提出了一种基于TSMC 0.18μm CMOS工艺的适用于全数字锁相环、飞行时间测量等应用的高精度两步式时间数字转换器(TDC).针对传统TDC分辨率与量程相互制约以及由延迟单元不匹配性造成精度低的问题,提出了采样补偿环形TDC结构和反向自补偿... 提出了一种基于TSMC 0.18μm CMOS工艺的适用于全数字锁相环、飞行时间测量等应用的高精度两步式时间数字转换器(TDC).针对传统TDC分辨率与量程相互制约以及由延迟单元不匹配性造成精度低的问题,提出了采样补偿环形TDC结构和反向自补偿链结构,兼顾分辨率和量程,大幅度提高结构整体测量精度,设计了精简的互补开关过渡电路传递两级之间的量化时间余量,采用专用电压生成电路稳定产生不同的控制电压,芯片面积仅为0.75 mm×0.64 mm.测试结果表明:设计的TDC使用TSMC 0.18μm工艺可以实现47 ps分辨率,量程为56 ns,微分线性度小于0.34 LSB,积分线性度小于0.68 LSB. 展开更多
关键词 时间数字转换器 两步式 高精度 锁相环 CMOS工艺
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Buck-Boost转换器总剂量辐射效应分析与抗辐射加固设计方法
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作者 郭仲杰 卢沪 +1 位作者 刘楠 吴龙胜 《北京航空航天大学学报》 北大核心 2025年第2期389-396,共8页
DC-DC转换器在总剂量辐射环境下会带来输出电压漂移、线性调整率与负载调整率下降等影响,使得电路的输出稳定性能变差。针对传统基于工艺与版图的抗总剂量辐射效应加固方法会带来成本较高、版图面积过大及普适性较差等问题,提出一种实... DC-DC转换器在总剂量辐射环境下会带来输出电压漂移、线性调整率与负载调整率下降等影响,使得电路的输出稳定性能变差。针对传统基于工艺与版图的抗总剂量辐射效应加固方法会带来成本较高、版图面积过大及普适性较差等问题,提出一种实时监测与自适应加固并行的抗总剂量辐射效应加固设计方法,可脱离工艺实现在电路级层面的总剂量辐射效应加固,提升了Buck-Boost转换器的抗总剂量辐射能力。基于0.18μm BCD工艺对所提方法进行具体电路设计与物理实现验证,结果表明:在剂量值为2000 Gy(Si)的条件下,可将系统增益的下降率从19.26%补偿至6.65%,输出电压漂移率从0.0663%改善至0.0074%,负载调整率和线性调整率分别降低2.15%/A和0.0389%/V,为电路与系统级的抗总剂量辐射效应加固设计提供了一种新方法。 展开更多
关键词 总剂量辐射效应 加固设计 Buck-Boost转换器 误差放大器 实时监测
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采用负载瞬态检测的DC-DC转换器单粒子加固设计方法
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作者 郭仲杰 刘楠 +2 位作者 卢沪 李梦丽 邱子忆 《哈尔滨工业大学学报》 北大核心 2025年第9期140-148,共9页
为提高电源管理芯片中DC-DC转换器的抗单粒子瞬态(single event transient,SET)效应能力,深入研究了DC-DC转换器中SET与负载瞬态的区别,并提出一种基于负载瞬态检测的辐射加固设计(radiation hardened by design,RHBD)电路。该设计通过... 为提高电源管理芯片中DC-DC转换器的抗单粒子瞬态(single event transient,SET)效应能力,深入研究了DC-DC转换器中SET与负载瞬态的区别,并提出一种基于负载瞬态检测的辐射加固设计(radiation hardened by design,RHBD)电路。该设计通过区分SET与负载瞬态来输出控制信号控制RHBD电路,从而实现动态条件下系统瞬态特性的改善。基于180 nm的BCD工艺,完成Boost型转换器的设计与验证。实验结果表明:输入电压为2.9~4.5 V,输出电压为5.8~7.9 V,负载电流为0~55 mA时,负载瞬态过程中,检测电路能及时关闭加固电路,避免系统振荡;SET作用下,系统输出电压波动不超过最大电压纹波,SET抑制能力达到86%以上,系统可在线性能量传递值(linear energy transfer,LET)为100 MeV·cm^(2)/mg的辐射条件下正常工作。本文提出的加固电路,在负载变化下能够不影响系统正常工作,且可以抑制SET的影响。 展开更多
关键词 电源管理芯片 DC-DC转换器 单粒子瞬态效应 负载瞬态检测 辐射加固设计
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基于改进Radix-4 Booth算法的逻辑综合中有符号乘法器设计
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作者 王立华 张家胜 徐丽 《山东科技大学学报(自然科学版)》 北大核心 2025年第5期101-110,共10页
逻辑综合是集成电路设计的重要环节,在逻辑综合时乘法器单元需要自行设计。为优化有符号乘法器的电路延时并减小电路面积,提高乘法器的整体性能,本研究基于改进Radix-4 Booth算法设计了一种有符号乘法器。采用资源复用Booth编码器,将3... 逻辑综合是集成电路设计的重要环节,在逻辑综合时乘法器单元需要自行设计。为优化有符号乘法器的电路延时并减小电路面积,提高乘法器的整体性能,本研究基于改进Radix-4 Booth算法设计了一种有符号乘法器。采用资源复用Booth编码器,将3位编码转换为2个控制信号,共同控制Booth选择器生成部分积,部分积的符号位则使用简单的电路统一扩展;采用进位保留加法器阵列对重组后的部分积进行压缩求和,缩短关键路径,减少电路面积。基于SMIC 28 nm工艺库,对采用改进算法设计的16×16 bit有符号乘法器进行逻辑等价性检查与逻辑综合,逻辑综合后网表的电路延时、电路面积与资源信息表明,该方法能较好地提升乘法器的电路性能。 展开更多
关键词 有符号乘法器 Radix-4 Booth算法 部分积重组 逻辑综合
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多分量地震监测系统AETA的研究与实现 被引量:17
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作者 王新安 雍珊珊 +9 位作者 徐伯星 梁意文 白志强 安辉耀 张兴 黄继攀 谢峥 林科 何春舅 李秋平 《北京大学学报(自然科学版)》 EI CAS CSCD 北大核心 2018年第3期487-494,共8页
研制多分量地震监测系统AETA(acoustic&electro-magnetic testing all in one system)。在云南、四川、西藏、河北、北京、广东等地区的现场实验表明,该系统能够满足大区域密集布设中高灵敏度、低成本和易布设的需求。同时,若干点... 研制多分量地震监测系统AETA(acoustic&electro-magnetic testing all in one system)。在云南、四川、西藏、河北、北京、广东等地区的现场实验表明,该系统能够满足大区域密集布设中高灵敏度、低成本和易布设的需求。同时,若干点的实验观测数据和均值、振铃率、峰值频率在一定程度上反映了映震效果。目前正在中国西南部、首都圈、台湾海峡等地区密集布设,系统地开展映震效果研究。 展开更多
关键词 地震监测 电磁扰动 地声 地震前兆 临震预测
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2~12GHz集成E/D驱动功能的数控衰减器单片 被引量:13
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作者 刘志军 陈凤霞 +2 位作者 高学邦 崔玉兴 吴洪江 《半导体技术》 CAS CSCD 北大核心 2013年第4期254-258,共5页
在GaAs衬底上集成增强/耗尽型数字驱动器和数控衰减器,实现了数字电路与微波电路的一体化集成。数字部分采用直接耦合场效应逻辑结构实现,具有结构简单、速度快和功耗低等优点。2~12 GHz 6 bit数控衰减器,内置6位并行驱动电路,控制端... 在GaAs衬底上集成增强/耗尽型数字驱动器和数控衰减器,实现了数字电路与微波电路的一体化集成。数字部分采用直接耦合场效应逻辑结构实现,具有结构简单、速度快和功耗低等优点。2~12 GHz 6 bit数控衰减器,内置6位并行驱动电路,控制端减少为6个,晶体管—晶体管逻辑电路(TTL)电平控制,并行输入控制信号。电路测试结果为:插入损耗≤4.5 dB,开关时间≤15 ns,输入输出驻波比≤1.4∶1,均方根衰减误差(全态)≤0.7 dB,静态功耗为2.0 mA@-5 V,芯片尺寸为2.6 mm×1.6 mm×0.1 mm。在GaAs PHEMT衬底上实现了数字驱动和数控衰减等功能的集成,控制电平兼容应用系统电平,应用更简单,可靠性更高。 展开更多
关键词 增强 耗尽型 均方根衰减误差 TTL 数控衰减器 赝配高电子迁移率晶体管
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一种基于流处理框架的可重构分簇式分组密码处理结构模型 被引量:17
18
作者 陈韬 罗兴国 +1 位作者 李校南 李伟 《电子与信息学报》 EI CSCD 北大核心 2014年第12期3027-3034,共8页
可重构密码处理结构是一种面向信息安全处理的新型体系结构,但具有吞吐量和利用率不足的问题。该文提出一种基于流处理框架的阵列结构可重构分组密码处理模型(Stream based Reconfigurable Clustered block Cipher Processing Array,... 可重构密码处理结构是一种面向信息安全处理的新型体系结构,但具有吞吐量和利用率不足的问题。该文提出一种基于流处理框架的阵列结构可重构分组密码处理模型(Stream based Reconfigurable Clustered block Cipher Processing Array,S—RCCPA)。针对分组密码算法特点,采用粗粒度可重构功能单元、基于Crossbar的分级互连网络、分布式密钥池存储结构以及静态与动态相结合的重构方式,支持密码处理路径的动态重组,以不同并行度的虚拟流水线执行密码任务。对典型分组密码算法的适配结果表明,在0.18μmCMOS工艺下,依据所适配算法结构的不同,规模为4×l的S-RCCPA模型的典型分组密码处理性能可达其它架构的5.28-47.84倍。 展开更多
关键词 分组密码 可重构:阵列结构 分级互连 流处理
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塑料微流控芯片的制作及其自动化 被引量:9
19
作者 王晓东 刘冲 +2 位作者 马骊群 罗怡 王立鼎 《高技术通讯》 EI CAS CSCD 2004年第7期45-48,共4页
实现塑料微流控芯片制作的自动化能够大幅度降低制作成本,稳定芯片质量,并使芯片具有较好的一致性,是推广应用、实现产业化所亟待解决的重要问题。本文简要介绍了微流控芯片的发展现状,指出影响其推广应用的主要障碍及所面临的主要... 实现塑料微流控芯片制作的自动化能够大幅度降低制作成本,稳定芯片质量,并使芯片具有较好的一致性,是推广应用、实现产业化所亟待解决的重要问题。本文简要介绍了微流控芯片的发展现状,指出影响其推广应用的主要障碍及所面临的主要问题。阐述了实现塑料微流控芯片制作自动化的意义。简述了制作塑料微流控芯片的两种主要方法——模塑法和热压法,分析了热压法制作塑料微流控芯片的工艺过程及其实现自动化所需解决的诸如自动脱片、基片与盖片的自动对准及预联接等技术问题。介绍了大连理工大学微系统研究中心同北京航空航天大学机器人研究所合作研制开发的塑料(PMMA)微流控芯片的自动化制造系统,并简要说明了主要的组成设备。 展开更多
关键词 塑料微流控芯片 自动化 微通道热压成形 热键合 模塑法 热压法
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免缩放因子双步旋转CORDIC算法 被引量:20
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作者 徐成 秦云川 +1 位作者 李肯立 戚芳芳 《电子学报》 EI CAS CSCD 北大核心 2014年第7期1441-1445,共5页
集成电路设计中经常使用CORDIC算法实现高效的向量旋转操作.当前对该算法的研究热点集中在减少该算法的迭代次数、扩展其收敛范围以及降低缩放因子补偿操作的代价等问题上.本文提出免缩放因子的双步旋转CORDIC算法使用双步旋转策略,减... 集成电路设计中经常使用CORDIC算法实现高效的向量旋转操作.当前对该算法的研究热点集中在减少该算法的迭代次数、扩展其收敛范围以及降低缩放因子补偿操作的代价等问题上.本文提出免缩放因子的双步旋转CORDIC算法使用双步旋转策略,减少了免缩放因子CORDIC算法的迭代次数,将收敛区间扩展到了整个圆周区间.实验结果表明,该算法保持高计算精度的同时减少了迭代次数和面积消耗. 展开更多
关键词 双步旋转 CORDIC算法 区间折叠
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