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多芯粒大模型加速器推理协同优化方法
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作者 方娟 潘晨阳 +3 位作者 古明辉 李硕朋 陈慧杰 翟冉 《通信学报》 北大核心 2026年第2期190-208,共19页
在采用2.5D封装集成多计算芯粒与存储芯粒的大模型推理加速系统中,模型推理解码阶段跨芯粒通信具有突发性与强非均衡性,流量在拓扑中聚集到少数链路并形成热点排队,封装内网络通信常成为性能瓶颈。为缓解上述瓶颈,提出T^(2)-CHIP协同优... 在采用2.5D封装集成多计算芯粒与存储芯粒的大模型推理加速系统中,模型推理解码阶段跨芯粒通信具有突发性与强非均衡性,流量在拓扑中聚集到少数链路并形成热点排队,封装内网络通信常成为性能瓶颈。为缓解上述瓶颈,提出T^(2)-CHIP协同优化方法,通过刻画解码阶段跨芯粒通信在互连中的分布特征,识别热点链路,对带宽资源重分配,同时调整任务映射以减少热点跨芯粒交互,从而有效缓解解码阶段通信拥塞。周期精确网络仿真结果表明,该方法在提升解码阶段尾部性能与整体吞吐量的同时,降低了动态功耗,且维持了较低的实现开销。 展开更多
关键词 大语言模型 2.5D芯粒架构 芯粒间互连 异构协同优化
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高温Taylor撞击实验技术及其在金属材料本构模型验证中的应用
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作者 陈军红 尹标 +4 位作者 张胜德 胡文军 张方举 谢若泽 徐伟芳 《力学学报》 北大核心 2026年第2期486-496,共11页
高温Taylor撞击实验为应变率和温度相关的材料本构模型验证和参数优化提供了新方法.基于空气炮装置,突破了实验件速度实现与控制、实验件高温实现与装置设计、高温实验件冲击动力学响应量测试三项关键技术,建立了高温Taylor撞击实验技术... 高温Taylor撞击实验为应变率和温度相关的材料本构模型验证和参数优化提供了新方法.基于空气炮装置,突破了实验件速度实现与控制、实验件高温实现与装置设计、高温实验件冲击动力学响应量测试三项关键技术,建立了高温Taylor撞击实验技术,并将其应用于05Cr17Ni4Cu4Nb钢本构模型参数验证与优化中.首先,对05Cr17Ni4Cu4Nb钢进行了室温~900℃以及1.0×10^(-3)~1.0×10^(3) s^(-1)应变率下的拉伸实验,获得了不同温度和应变率下的应力应变曲线.基于参考应变率下材料流动应力随塑性应变变化、屈服强度随应变率变化以及屈服强度随温度变化规律,拟合得到了05Cr17Ni4Cu4Nb钢应变率和温度相关的Johnson-Cook本构模型参数.其次,利用高温Taylor撞击实验技术对05Cr17Ni4Cu4Nb钢进行了室温,300,500,570和710°C下的Taylor撞击实验,获取了不同温度下撞击后实验件外形尺寸.开展了05Cr17Ni4Cu4Nb钢室温及高温Taylor撞击有限元数值模拟分析,建立了本构模型参数优化流程和优化算法,以实验件尺寸平均偏差作为优化目标函数,开展了05Cr17Ni4Cu4Nb钢本构模型参数优化,获取了优化后的Johnson-Cook本构模型参数.优化结果表明:由单轴应力状态获取的Johnson-Cook本构模型参数过高地描述了05Cr17Ni4Cu4Nb钢在复杂应力状态下的应变硬化行为、应变率硬化行为和温度软化行为. 展开更多
关键词 高温 高应变率 TAYLOR 撞击 本构模型 参数优化
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电路拓扑驱动的晶体管级时序优化算法
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作者 成泽祥 罗元盛 +3 位作者 冯超超 赵振宇 张曾慧 成龙 《小型微型计算机系统》 北大核心 2026年第2期504-512,共9页
随着集成电路技术的飞速发展,电路设计的复杂性与日俱增,晶体管级时序优化成为提高电路性能的重要手段.针对由标准单元组成的复杂电路中关键路径延时过大的问题,提出了一种基于电路拓扑结构的晶体管级时序优化算法.该算法通过分析电路... 随着集成电路技术的飞速发展,电路设计的复杂性与日俱增,晶体管级时序优化成为提高电路性能的重要手段.针对由标准单元组成的复杂电路中关键路径延时过大的问题,提出了一种基于电路拓扑结构的晶体管级时序优化算法.该算法通过分析电路拓扑特征,精准识别电流传输的上拉或下拉路径,并结合多种优化策略,对晶体管尺寸进行精细调整,从而有效缩短了关键路径的延时.实验表明,该算法在多种电路场景下均展现出了卓越的时序优化效能.具体而言,在针对路径上所有单元的全面优化策略下,200条测试路径的前仿测试结果显示,其延时平均降低了20.7%;而当优化焦点集中于延时敏感单元时,这200条路径的前仿测试延时同样实现了8.1%的平均降幅.更进一步地,在精选的10条路径上,仅对延时敏感单元进行优化并完成版图绘制工作,后仿测试结果表明,这些路径的延时平均减少了6.8%.这一系列显著的优化成果不仅充分证明了该算法的有效性与实用性,更为未来针对延时敏感单元开展局部全定制电路设计提供了新的思路. 展开更多
关键词 晶体管 电路拓扑结构 电路仿真 时序优化
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面向边缘计算的CMOS高能效芯片跨层级设计与多场景优化方法
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作者 王旭 陈珂 +1 位作者 王成华 刘伟强 《华东师范大学学报(自然科学版)》 北大核心 2026年第2期199-213,共15页
随着集成电路工艺逐步进入后摩尔时代,单纯依赖晶体管尺寸微缩所带来的性能与能效提升已难以持续,能效问题正日益成为制约芯片性能提升和应用扩展的关键因素.尤其在以边缘计算为代表的新兴应用场景中,受限于功耗预算、面积成本与实时性... 随着集成电路工艺逐步进入后摩尔时代,单纯依赖晶体管尺寸微缩所带来的性能与能效提升已难以持续,能效问题正日益成为制约芯片性能提升和应用扩展的关键因素.尤其在以边缘计算为代表的新兴应用场景中,受限于功耗预算、面积成本与实时性要求,芯片设计面临更加严苛且多样化的约束条件.在此背景下,先进互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor, CMOS)芯片设计的优化重心正由以工艺演进为主,转向以电路、架构与系统层面协同优化为核心的设计驱动路径.本文围绕面向边缘计算的CMOS高能效芯片设计与优化问题,系统综述了设计层面的关键技术与方法体系.首先,从后摩尔时代的技术背景出发,分析了能效瓶颈的内在成因及其在低功耗场景下的表现特征.随后,按照电路层、架构层以及新兴计算范式的组织逻辑,系统梳理了支撑高能效边缘计算的关键设计方法.在此基础上,结合人工智能推理、边缘智能与物联网以及通信与信号处理等典型边缘应用场景,深入分析了不同应用约束下能效瓶颈的形成机理及相应的设计权衡策略.最后,本文总结了面向边缘计算的高能效CMOS芯片设计所面临的关键挑战,并对未来发展趋势进行了展望,旨在为后摩尔时代复杂应用约束下的高能效边缘计算芯片设计提供系统性的技术参考与思路借鉴. 展开更多
关键词 CMOS高能效芯片 边缘计算 能效优化 设计驱动 体系结构优化 新兴计算范式
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基于线网划分的单层直角避障最小斯坦纳树算法及优化方法
5
作者 闻豪 李振松 《计算机工程与科学》 北大核心 2026年第3期411-421,共11页
在超大规模集成(VLSI)电路的布线阶段,迅速有效地创建直角避障最小斯坦纳树(ROASMT)是成功布线的重点。为此,提出了一种结合划分法和合法化的基于线网划分的单层直角避障最小斯坦纳树生成SL-ROASMT算法。通过划分扫描点区域,生成避障生... 在超大规模集成(VLSI)电路的布线阶段,迅速有效地创建直角避障最小斯坦纳树(ROASMT)是成功布线的重点。为此,提出了一种结合划分法和合法化的基于线网划分的单层直角避障最小斯坦纳树生成SL-ROASMT算法。通过划分扫描点区域,生成避障生成图(OASG),在避障生成图中筛选避障生成树并转变成引脚生成树(PST),从而将原始线网划分成多个子线网;再利用直角最小斯坦纳树(RSMT)算法对无障碍的各子线网创建直角最小斯坦纳树并合法化获得合法初始解。同时提出了基于“多段边”的全局优化和基于“类V结构”的局部优化方式。算法验证结果显示,SL-ROASMT算法较基于生成图的算法和基于边的算法平均缩短约3.6%的总线长度,且算法都在1 s内完成全部测试样例的布线。 展开更多
关键词 最小斯坦纳树 避障 布线 超大规模集成电路
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脉动阵列协同层融合的卷积神经网络加速器设计
6
作者 卢迪 王振发 《电子与信息学报》 北大核心 2026年第3期1280-1291,共12页
卷积神经网络在边缘计算和嵌入式领域的实时应用对硬件加速器的性能和能效提出了严峻挑战。针对基于FPGA的卷积神经网络加速器中普遍存在的数据搬运瓶颈、资源利用率不足和计算单元效率低下等核心问题,该文提出一种脉动阵列协同层融合... 卷积神经网络在边缘计算和嵌入式领域的实时应用对硬件加速器的性能和能效提出了严峻挑战。针对基于FPGA的卷积神经网络加速器中普遍存在的数据搬运瓶颈、资源利用率不足和计算单元效率低下等核心问题,该文提出一种脉动阵列协同层融合的混合卷积神经网络加速器架构,将计算密集型邻接层进行深度绑定,在同一级阵列内完成连续计算,减少中间结果向片外存储的频繁存取,降低数据搬运次数和功耗,提升计算速度和整体能效比;设计动态可配置脉动阵列方法,在硬件层面自适应支持多维度矩阵乘法计算,避免为不同规模运算分别部署专用硬件的资源浪费,降低整体FPGA逻辑资源的消耗,提升硬件资源的适应性与灵活性;通过精心规划计算流与控制逻辑,设计流式脉动阵列计算方法,确保脉动阵列计算单元始终保持在高效工作状态,数据在计算引擎中以高度流水化和并行方式持续流动,提升脉动阵列内部处理单元利用率,减少计算空洞期,提升整体吞吐率。实验结果表明,在Xilinx Zynq-7100平台上,VGG16,ResNet50以及Yolov8n在所提出加速器上的性能分别达到390.25GOPS,360.27GOPS和348.08GOPS,为部署高性能、低功耗的CNN推理至资源受限的边缘设备提供了有效的FPGA实现途径。 展开更多
关键词 卷积神经网络 FPGA 脉动阵列 加速器
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一种基于预计算单元的高吞吐率BP译码器
7
作者 郭文杰 杜高明 +2 位作者 曹子桓 王晓蕾 李桢旻 《合肥工业大学学报(自然科学版)》 北大核心 2026年第2期180-186,共7页
针对现有全流水极化码置信传播译码器存在的资源消耗过大和最长关键路径较长的问题,文章设计一种基于预计算的全流水置信传播译码器架构,该架构在不同的流水线阶段采用不同的预计算单元,在减少硬件资源的同时不影响译码器的译码性能。... 针对现有全流水极化码置信传播译码器存在的资源消耗过大和最长关键路径较长的问题,文章设计一种基于预计算的全流水置信传播译码器架构,该架构在不同的流水线阶段采用不同的预计算单元,在减少硬件资源的同时不影响译码器的译码性能。通过采用新型运算单元进行逻辑运算,有效缩短了关键路径,提高了译码器工作频率;由于无需提前终止迭代,取消了部分流水线阶段的运算,实现了降低流水线阶段数的同时也未影响译码器的译码性能。在TSMC 28nm工艺下的综合结果表明,所设计的译码器在码长为512的情况下,面积大小为2.98mm2,工作频率为3 333MHz,资源效率为572.6(Gbit/s)/mm2,相较于现有极化码译码器架构均有不同程度的提升。 展开更多
关键词 极化码译码器 第六代移动通信技术 吞吐率 资源效率 专用集成电路
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面向多节串联电池组的低漏电流电压采样方法研究
8
作者 郭仲杰 高宇洋 +1 位作者 董建锋 白若楷 《电子与信息学报》 北大核心 2026年第3期1252-1261,共10页
针对多节串联电池组采样电路存在通道漏电流导致各节电池电压不一致和影响采样精度的问题,该文提出一种应用于14节串联锂电池的低漏电流电池电压采样方法。通过分析漏电流的产生机制,采用运放隔离有源驱动技术,减小各节电池的通道漏电流... 针对多节串联电池组采样电路存在通道漏电流导致各节电池电压不一致和影响采样精度的问题,该文提出一种应用于14节串联锂电池的低漏电流电池电压采样方法。通过分析漏电流的产生机制,采用运放隔离有源驱动技术,减小各节电池的通道漏电流,同时为了减小高压MOSFET带来的面积开销,改进了高压域运算放大器。基于0.35μm高压BCD(Bipolar CMOS DMOS)工艺对电路进行了详细设计和完整性能验证,结果表明,所设计的电池电压采样电路版图面积仅为3.105×0.638 mm^(2),在不同的温度和工艺角组合下,最大通道漏电流低至48.9pA。在全面的PVT(Process Voltage Temperature)验证下,电池电压采样最大测量误差小于1.25 mV。该方法将采样过程对电池电压不一致性的影响从18.56%降低至2.122 ppm,为高可靠高精度多节串联电池管理系统提供了有效的解决方案。 展开更多
关键词 电池电压采样 运放隔离有源驱动 电平移位电路 低漏电流
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一种S波段单片数字收发单元设计 被引量:1
9
作者 谢书珊 阮文州 陈光荣 《现代雷达》 北大核心 2025年第2期122-125,共4页
数字雷达收发通道包含射频收发变频、分段滤波、射频信号放大衰减、数模信号变换等功能单元,具有高功率、大带宽、阵列应用的特点。实现通道单元的封装化将有利于雷达收发通道的装配、调试,并能在实现装备小型化、轻量化的同时降低成本... 数字雷达收发通道包含射频收发变频、分段滤波、射频信号放大衰减、数模信号变换等功能单元,具有高功率、大带宽、阵列应用的特点。实现通道单元的封装化将有利于雷达收发通道的装配、调试,并能在实现装备小型化、轻量化的同时降低成本。文中从S波段单片收发通道的需求出发,结合系统级封装(SiP)技术、无源集成元件技术、片上系统技术,提出了一种单片宽带数字收发单元的设计方案,并以此为基础,介绍了一种S波段单片宽带数字收发单元设计。文中所提设计采用芯片集成、无源功能集成、SiP系统集成等多种集成技术,取代了原来由数十个分立器件构成的印刷电路板电路,大幅减少了元器件的种类和数量,并提高了数字收发性能。 展开更多
关键词 系统级封装 数字收发单元 系统级集成 小型化 无源集成元件
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2.5D封装冲击可靠性分析
10
作者 周春燕 卢琰 《北京理工大学学报》 北大核心 2025年第7期703-710,共8页
2.5D封装凭借其异构集成和低成本的优势,成为下一代集成电路的重要发展方向.电子器件中约20%的故障源自冲击与振动,因此分析2.5D封装在跌落冲击下的动态特性具有重要意义.以某2.5D封装为例,采用ANSYS/LSDYNA结合Input-G方法,焊点采用线... 2.5D封装凭借其异构集成和低成本的优势,成为下一代集成电路的重要发展方向.电子器件中约20%的故障源自冲击与振动,因此分析2.5D封装在跌落冲击下的动态特性具有重要意义.以某2.5D封装为例,采用ANSYS/LSDYNA结合Input-G方法,焊点采用线弹性模型和应变率相关的Johnson-Cook本构模型,对2.5D封装的跌落冲击瞬态响应进行了仿真.引入下填充材料以提高焊点的可靠性,分析了加速度幅值和脉冲时间对焊点可靠性的影响.结果表明:Johnson-Cook本构模型的焊点应力小于线弹性模型,且增加下填充材料能极大提高焊点的可靠性,填充面积越大效果越好;同时,加速度幅值和脉冲时间增大会降低焊点的可靠性. 展开更多
关键词 2.5D封装 冲击 下填充 应变率效应
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超大规模集成电路布图规划方法研究综述 被引量:2
11
作者 史梓慧 欧阳丹彤 张立明 《吉林大学学报(理学版)》 北大核心 2025年第1期139-150,共12页
综述超大规模集成电路(VLSI)布图规划方法,探讨布图规划在集成电路设计中的重要性,以及其对芯片面积、互连线长和设计周期的影响.首先,回顾集成电路技术的发展历程,强调布图规划在确定模块位置、尺寸和旋转角度中的作用.其次,详细介绍4... 综述超大规模集成电路(VLSI)布图规划方法,探讨布图规划在集成电路设计中的重要性,以及其对芯片面积、互连线长和设计周期的影响.首先,回顾集成电路技术的发展历程,强调布图规划在确定模块位置、尺寸和旋转角度中的作用.其次,详细介绍4类主要的VLSI布图规划方法:直观构造方法、分析法、迭代法和基于机器学习的方法.再次,讨论两个VLSI设计领域中常用的基准数据集MCNC和GSRC对测试和评估布图设计方法的重要性.最后,总结布图规划领域的研究进展,并指出未来的研究方向. 展开更多
关键词 超大规模集成电路 布图规划 布局 构造法 分析法 迭代法 机器学习方法
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铱合金在高温下的动态拉伸力学性能
12
作者 陈军红 张方举 胡文军 《爆炸与冲击》 北大核心 2025年第12期96-105,共10页
基于大电流加热方式建立了小尺寸板状试样高温动态拉伸实验技术,解决了片状试样与波导杆之间有效连接、试样高温实现与温度保持、高温试样与波导杆冷接触时间精准控制三项关键技术。为获取铱合金高温动态拉伸力学性能,利用该实验技术对... 基于大电流加热方式建立了小尺寸板状试样高温动态拉伸实验技术,解决了片状试样与波导杆之间有效连接、试样高温实现与温度保持、高温试样与波导杆冷接触时间精准控制三项关键技术。为获取铱合金高温动态拉伸力学性能,利用该实验技术对铱合金进行了10^(3)s^(-1)应变率下室温、600、900和1 100℃下的拉伸实验。结果表明,当温度从室温上升到900℃时,铱合金拉伸强度下降了12%,延性增加了2倍,但当温度上升至1 100℃时,铱合金拉伸强度下降了43%且延性增加了7.3倍。基于铱合金试样宏微观断裂形貌表征阐明了其变形机理。随着温度的升高,铱合金由沿晶断裂主控的断裂模式转变为晶粒高温软化断裂主控的断裂模式,晶界失效和晶粒高温软化屈服两者相互竞争,决定了铱合金的高温动态断裂行为。 展开更多
关键词 分离式霍普金森拉杆 铱合金 高温 动态拉伸 失效机理
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基于张力微调和线长驱动的宏单元布局器
13
作者 朱彦臻 严浩鹏 +1 位作者 蔡述庭 高鹏 《电子与信息学报》 北大核心 2025年第7期2396-2404,共9页
随着重用方法学被引入到超大规模集成电路设计中,宏单元的使用率大幅提高。宏单元与标准单元之间巨大的尺寸差异给电路布局器带来了严峻的挑战。该文提出并实现了基于张力微调和线长驱动的宏单元布局器WIMPlace。该文方法结合了基于权... 随着重用方法学被引入到超大规模集成电路设计中,宏单元的使用率大幅提高。宏单元与标准单元之间巨大的尺寸差异给电路布局器带来了严峻的挑战。该文提出并实现了基于张力微调和线长驱动的宏单元布局器WIMPlace。该文方法结合了基于权重的分割方法和受液体表面张力原理启发的宏单元微调技术,以实现有效的宏放置。WIMPlace算法采用4步流程:预处理、预布局、宏微调和宏合法化,并在其中宏微调阶段合理利用标准单元密度和线长函数进行优化。该文采用DREAMPlace2.0布局工具作为后端布局器,并在现代混合尺寸(MMS)测试集上进行实验。实验结果表明,与学术界领先的混合尺寸布局器ePlace-MS和最新的DREAMPlace4.0结果相比,在总共16个案例中的15个中,该文所提的WIMPlace算法都实现了最短的线长(HPWL),这表明该文方法在优化线长方面非常有效。 展开更多
关键词 超大规模集成电路 布图规划 宏布局 混合尺寸布局 迭代布局
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CMOS图像传感器高一致性自适应斜坡电路设计方法
14
作者 郭仲杰 李林 +3 位作者 许睿明 刘绥阳 余宁梅 杨媛 《电子科技大学学报》 北大核心 2025年第6期801-809,共9页
针对大面阵CMOS图像传感器(CIS)多斜坡发生器之间、多列之间由于后端布线寄生引起的非一致性问题,提出了一种基于分布式积分型的高一致性自适应斜坡电路设计方法。通过分析误差引入的根源,采用平均电压技术、自适应负反馈动态调节技术... 针对大面阵CMOS图像传感器(CIS)多斜坡发生器之间、多列之间由于后端布线寄生引起的非一致性问题,提出了一种基于分布式积分型的高一致性自适应斜坡电路设计方法。通过分析误差引入的根源,采用平均电压技术、自适应负反馈动态调节技术、数字相关双采样相结合的高精度补偿技术,完成了斜坡信号非一致性校准方案设计。实验结果表明,与现有的全局斜坡和分块式多斜坡相比,提出的斜坡产生电路DNL为+0.000636 LSB/-0.0006 LSB,INL为+0.3292 LSB/-0.7386LSB,实现了斜坡信号的高精度;将各斜坡信号之间的不一致性降低为0.4%LSB,列固定模式噪声(CFPN)降低为0.000037%,而整个芯片仅增加了0.6%的面积和0.5%的功耗,该方法为超大面阵CMOS图像传感器斜坡信号的一致性提供了有效的解决方案。 展开更多
关键词 CMOS图像传感器 单斜ADC 自适应斜坡信号发生器 斜坡非一致性误差校正
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应用于超大面阵高速图像传感器的双反馈环路列级缓冲技术研究
15
作者 刘绥阳 郭仲杰 +1 位作者 许睿明 余宁梅 《电子学报》 北大核心 2025年第1期94-104,共11页
列级读出电路是目前提升平面图像传感器读出效率最为明显的方式,但是对于亿级像素超大面阵规模下的大数据大负载高速读出,列级到输出级并串转换中的列级缓冲设计面临极大的挑战.本文提出一种基于双反馈环路的列级缓冲设计方法,该方法通... 列级读出电路是目前提升平面图像传感器读出效率最为明显的方式,但是对于亿级像素超大面阵规模下的大数据大负载高速读出,列级到输出级并串转换中的列级缓冲设计面临极大的挑战.本文提出一种基于双反馈环路的列级缓冲设计方法,该方法通过在列级缓冲的近端输出与远端输出间实现双反馈环路,有效抑制了列级总线的超大寄生参数对建立时间的影响,同时确保了低噪声高动态下的模拟信号精度.基于55 nm互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)工艺,在一款12288×12288像素规模的红外图像传感器中进行了成功的应用,结果表明:与传统列级缓冲相比,本文提出的双反馈环路列级缓冲设计方法可以将上升建立时间缩短23.4%,下降建立时间缩短21.9%,亿级高速图像传感器的帧率提升29.6%. 展开更多
关键词 图像传感器 帧率提升 高速读出 列级缓冲 输出总线 寄生参数
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基于负电容电路的高速列总线读出方法
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作者 许睿明 郭仲杰 +1 位作者 刘绥阳 余宁梅 《电子学报》 北大核心 2025年第4期1192-1200,共9页
针对超大面阵CMOS图像传感器列总线建立时间过长的问题,本文提出了一种高速列总线信号读出方法.该方法基于负电容技术,将负电容电路集成到列级读出电路中,抵消列总线寄生电容对列总线信号建立时间的负面影响.同时,基于动态环路稳定性调... 针对超大面阵CMOS图像传感器列总线建立时间过长的问题,本文提出了一种高速列总线信号读出方法.该方法基于负电容技术,将负电容电路集成到列级读出电路中,抵消列总线寄生电容对列总线信号建立时间的负面影响.同时,基于动态环路稳定性调节技术,平衡了读出速度与环路稳定性的设计矛盾.本文基于55 nm 1P4M CMOS工艺对提出的高速列总线读出方法完成了详细电路设计和全面仿真验证.在像素尺寸10μm×10μm,尾电流为5μA,列总线输出电压摆幅为1.2 V的设计条件下,列总线信号上升建立时间从1.721μs减少至1.204μs,降低了30.04%.列总线信号下降建立时间从5.780μs降低至2.816μs,降低了51.28%.此外,行固定模式噪声从1.30%降低到0.01%.在1.6 W的功耗下,本文设计的大面阵CMOS图像传感器的帧率和动态范围分别达到了27帧每秒和85 dB,为大面阵高速低功耗CMOS图像传感器的设计提供了一定的理论支撑. 展开更多
关键词 CMOS图像传感器 超大面阵 高速读出 列并行 负电容电路
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融合编码校验特性的高效ORBGRAND译码器设计
17
作者 雷升 梁展华 +1 位作者 田静 周杨灿 《电子与信息学报》 北大核心 2025年第9期3208-3219,共12页
有序可靠位猜测随机加性噪声译码(ORBGRAND)凭借其平均时延短和通用性等优点受到广泛关注。然而,目前ORBGRAND算法和硬件实现仍然面临挑战,如最差时延长和吞吐率受限等。为了改善上述问题,该文提出将特殊的编码校验关系融入现有串行和... 有序可靠位猜测随机加性噪声译码(ORBGRAND)凭借其平均时延短和通用性等优点受到广泛关注。然而,目前ORBGRAND算法和硬件实现仍然面临挑战,如最差时延长和吞吐率受限等。为了改善上述问题,该文提出将特殊的编码校验关系融入现有串行和展开架构的ORBGRAND译码器以提升硬件效率。针对串行架构,利用全局奇偶校验比特控制逻辑重量和汉明重量(HW)的迭代过程,跳过部分无效错误模式的生成与校验过程;针对展开架构,根据全局奇偶校验比特将错误模式按照HW奇偶性进行分类存储与测试。采用现有文献中的归一化方法处理后的硬件实现结果表明,所提优化的串行架构译码器吞吐率提升了80.9%,面积效率提升了48.1%;所提优化的展开架构译码器吞吐率提升了584%,面积效率提升了1 223%。 展开更多
关键词 信道编码 ORBGRAND 串行架构 展开架构 编码校验特性
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GPS信号的捕获算法研究与硬件实现 被引量:1
18
作者 杨国伟 张多利 王宇 《合肥工业大学学报(自然科学版)》 北大核心 2025年第4期475-481,共7页
文章在平均相关捕获算法和渐进码相位捕获算法的基础上,优化粗/细捕方式,提出平均渐近法进行细捕获。改进的捕获算法在粗捕获时只使用单个序列对载波频率进行搜索,粗捕获成功后进行细捕获;细捕获时先根据平均渐近法选取序列再进行相关处... 文章在平均相关捕获算法和渐进码相位捕获算法的基础上,优化粗/细捕方式,提出平均渐近法进行细捕获。改进的捕获算法在粗捕获时只使用单个序列对载波频率进行搜索,粗捕获成功后进行细捕获;细捕获时先根据平均渐近法选取序列再进行相关处理,既能保证码相位精度又减少了计算量;基于改进捕获算法设计并行展开结构的频域捕获器,并在Xilinx Virtex-7现场可编程门阵列(field programmable gate array,FPGA)上完成其硬件实现。实测结果表明:当接收机采样频率为16.368 MHz时,改进捕获算法相较于现有捕获算法计算量减少了43.53%;设计实现的改进型捕获器单颗卫星捕获用时小于等于2.88 ms,可以实现快速有效的信号捕获。 展开更多
关键词 平均相关 快速捕获 载波频率 全球定位系统(GPS) 现场可编程门阵列(FPGA)
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基于Zynq的卷积神经网络加速器设计
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作者 孟凡开 张峰 +1 位作者 李淼 张多利 《合肥工业大学学报(自然科学版)》 北大核心 2025年第7期904-909,共6页
针对卷积神经网络(convolutional neural network,CNN)嵌入式部署资源开销大、运行速度慢等问题,文章提出一种以Tiny-YOLOv3作为算法模型的CNN硬件加速器。首先,基于Tiny-YOLOv3网络各层的特性和要求设计CNN加速器实现方案,将权重系数... 针对卷积神经网络(convolutional neural network,CNN)嵌入式部署资源开销大、运行速度慢等问题,文章提出一种以Tiny-YOLOv3作为算法模型的CNN硬件加速器。首先,基于Tiny-YOLOv3网络各层的特性和要求设计CNN加速器实现方案,将权重系数按位分割,面向单bit权重设计卷积加速器,通过逐位实施达到处理速度和识别率的高效平衡;然后,采用查表选择法实现卷积算子的乘加运算,设计一款6×3×16的三维加速器计算阵列,可单周期完成288个卷积窗口计算;最后,在Xilinx Zynq UltraScale+MPSoC系列芯片上对设计的CNN加速器进行性能测试。实验结果表明,该CNN加速器在200 MHz频率下具有518.4 GOPS的算力,比现有的解决方案性能提高了约63%。 展开更多
关键词 卷积神经网络(CNN) Tiny-YOLOv3网络模型 硬件加速 流水阵列 并行运算
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基于RDMA的高效拥塞控制方法设计 被引量:1
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作者 王芳慧 黄正峰 +1 位作者 邱麟雅 郭二辉 《合肥工业大学学报(自然科学版)》 北大核心 2025年第10期1344-1351,共8页
文章研究并解决数据中心的远程内存直接读取(remote direct memory access, RDMA)技术的网络拥塞控制问题。针对主流拥塞控制算法数据中心量化拥塞通知(data center quantized congestion notification, DCQCN)的收敛速度慢和缺乏硬件... 文章研究并解决数据中心的远程内存直接读取(remote direct memory access, RDMA)技术的网络拥塞控制问题。针对主流拥塞控制算法数据中心量化拥塞通知(data center quantized congestion notification, DCQCN)的收敛速度慢和缺乏硬件实现方案的不足,提出可参数硬件化的数据中心量化拥塞通知(parameterized DCQCN,DCQCN-p)算法,该算法通过优化拥塞流的速度因子a、g调整速度比例Rc,并通过电路设计减少降速的频次;通过建立算法模型和搭建网络仿真NS-3平台,对比DCQCN-p算法在面临拥塞时单个调度流速度调整的性能以及多个调度流并发情况下的时延和吞吐量。仿真结果表明:在单个流面临拥塞时,DCQCN-p算法的数据传输速率比DCQCN算法的提高了50%;DCQCN-p算法在链路上最小速率为13.28 Gbit/s,相较于DCQCN、TIMELY、数据中心传输控制协议(data center transmission control protocol, DCTCP)算法,分别增长了24%、48%、23%;DCQCN-p算法(方差65%)的带宽分配公平性相较于TIMELY算法(方差216%)和DCTCP算法(方差191%)表现出显著的性能提升。 展开更多
关键词 远程内存直接读取(RDMA) 可参数硬件化的数据中心量化拥塞通知(DCQCN-p)算法 电路设计 多流高效 网络仿真
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