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一种用于常开型智能视觉感算系统的极速高精度模拟减法器
1
作者
刘博
王想军
+5 位作者
麦麦提·那扎买提
郑辞晏
向菲
魏琦
杨兴华
乔飞
《电子与信息学报》
EI
CAS
CSCD
北大核心
2024年第9期3807-3817,共11页
常开型智能视觉感算系统对图像边缘特征提取的精度和实时性要求更高,其硬件能耗也随之暴增。采用模拟减法器代替传统数字处理在模拟域同步实现感知和边缘特征提取,可有效降低感存算一体系统的整体能耗,但与此同时,突破10^(–7)s数量级...
常开型智能视觉感算系统对图像边缘特征提取的精度和实时性要求更高,其硬件能耗也随之暴增。采用模拟减法器代替传统数字处理在模拟域同步实现感知和边缘特征提取,可有效降低感存算一体系统的整体能耗,但与此同时,突破10^(–7)s数量级的长计算时间也成为了模拟减法器设计的瓶颈。该文提出一种新型的模拟减法运算电路结构,由模拟域的信号采样和减法运算两个功能电路组成。信号采样电路进一步由经改进的自举采样开关和采样电容组成;减法运算则由所提出的一种新型开关电容式模拟减法电路执行,可在2次采样时间内实现3次减法运算的高速并行处理。基于TSMC 180 nm/1.8 V CMOS工艺,完成整体模拟减法运算电路的设计。仿真实验结果表明,该减法器能够实现在模拟域中信号采样与计算的同步并行处理,一次并行处理的周期仅为20 ns,具备高速计算能力;减法器的计算取值范围宽至–900~900 mV,相对误差小于1.65%,最低仅为0.1%左右,处理精度高;电路能耗为25~27.8 pJ,处于中等可接受水平。综上,所提模拟减法器具备良好的速度、精度和能耗的性能平衡,可有效适用于高性能常开型智能视觉感知系统。
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关键词
模拟减法器
自举采样开关
电荷守恒定律
极速
高精度
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职称材料
应用于边缘端视觉感知系统的低功耗片上缓冲存储器
2
作者
陈漠
张静
+2 位作者
王艳蓉
麦麦提·那扎买提
乔飞
《电子与信息学报》
2025年第9期3116-3125,共10页
视觉感知系统通过算法提取信息,但其能效受限于感知过程中数据转换与搬移的功耗开销。采用片上缓存实现边缘端系统中数据的存储与交互,通过减少对冗余信息的传输与搬运过程中的功耗,可有效降低系统的整体功耗。该研究提出了一种面向边...
视觉感知系统通过算法提取信息,但其能效受限于感知过程中数据转换与搬移的功耗开销。采用片上缓存实现边缘端系统中数据的存储与交互,通过减少对冗余信息的传输与搬运过程中的功耗,可有效降低系统的整体功耗。该研究提出了一种面向边缘计算的低功耗片上缓冲存储器(Cache)设计方案。该方案基于静态随机存取存储器(SRAM)单元,根据系统中二值神经网络层间数据量峰值,将缓存容量定制为40.5 kbit,集成在芯片内,专用于存储视觉感知系统的神经网络层间数据。针对传统单体式片上缓存功耗过高的问题,该方案采用分块式存储架构,依据二值神经网络最大池化层输出特征,将缓存阵列划分为8个独立可关断的72×72位子阵列。通过分块存储机制,数据存取过程中的动态功耗得到了有效降低。同时,该文进一步提出动态存储控制策略,利用卷积运算时层间数据量逐层递减的特性,在存取第2层卷积数据时,仅激活必要子阵列,由存储控制模块动态关闭未使用区块,实现功耗深度优化。在TSMC 180 nm CMOS工艺下仿真,结果表明时钟频率在10 MHz时,相较于单一式架构,分块式缓存在存储第1层卷积数据时,读写动态功耗降低64.97%;结合动态存储控制策略后,存储第2层卷积数据时的读写动态功耗进一步降低52.9%。该设计为边缘端视觉感知系统提供了高能效的片上存储解决方案。
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关键词
片上缓冲存储器
低功耗设计
静态随机存取存储器
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职称材料
题名
一种用于常开型智能视觉感算系统的极速高精度模拟减法器
1
作者
刘博
王想军
麦麦提·那扎买提
郑辞晏
向菲
魏琦
杨兴华
乔飞
机构
河南科技大学信息工程学院
清华大学
广东技术师范大学
北京林业大学理学院
出处
《电子与信息学报》
EI
CAS
CSCD
北大核心
2024年第9期3807-3817,共11页
基金
国家自然科学基金(92164203,62334006,61704049)
新疆维吾尔自治区重点研发计划(2022B01008)
+1 种基金
河南省科技攻关计划(232102211066,242102211101)
河南省高校青年骨干教师计划(2020GGJS077)。
文摘
常开型智能视觉感算系统对图像边缘特征提取的精度和实时性要求更高,其硬件能耗也随之暴增。采用模拟减法器代替传统数字处理在模拟域同步实现感知和边缘特征提取,可有效降低感存算一体系统的整体能耗,但与此同时,突破10^(–7)s数量级的长计算时间也成为了模拟减法器设计的瓶颈。该文提出一种新型的模拟减法运算电路结构,由模拟域的信号采样和减法运算两个功能电路组成。信号采样电路进一步由经改进的自举采样开关和采样电容组成;减法运算则由所提出的一种新型开关电容式模拟减法电路执行,可在2次采样时间内实现3次减法运算的高速并行处理。基于TSMC 180 nm/1.8 V CMOS工艺,完成整体模拟减法运算电路的设计。仿真实验结果表明,该减法器能够实现在模拟域中信号采样与计算的同步并行处理,一次并行处理的周期仅为20 ns,具备高速计算能力;减法器的计算取值范围宽至–900~900 mV,相对误差小于1.65%,最低仅为0.1%左右,处理精度高;电路能耗为25~27.8 pJ,处于中等可接受水平。综上,所提模拟减法器具备良好的速度、精度和能耗的性能平衡,可有效适用于高性能常开型智能视觉感知系统。
关键词
模拟减法器
自举采样开关
电荷守恒定律
极速
高精度
Keywords
Analog subtractor
Bootstrap sample switch
Charge conservation law
Ultra high-speed
High-precision
分类号
TN911.73 [电子电信—通信与信息系统]
TN492 [电子电信—微电子学与固体电子学]
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职称材料
题名
应用于边缘端视觉感知系统的低功耗片上缓冲存储器
2
作者
陈漠
张静
王艳蓉
麦麦提·那扎买提
乔飞
机构
北方工业大学集成电路学院
出处
《电子与信息学报》
2025年第9期3116-3125,共10页
基金
北京市自然科学基金(L253009)
新疆维吾尔自治区重点研发计划(2022B01008-3)
国家自然科学基金(92164203,62334006)。
文摘
视觉感知系统通过算法提取信息,但其能效受限于感知过程中数据转换与搬移的功耗开销。采用片上缓存实现边缘端系统中数据的存储与交互,通过减少对冗余信息的传输与搬运过程中的功耗,可有效降低系统的整体功耗。该研究提出了一种面向边缘计算的低功耗片上缓冲存储器(Cache)设计方案。该方案基于静态随机存取存储器(SRAM)单元,根据系统中二值神经网络层间数据量峰值,将缓存容量定制为40.5 kbit,集成在芯片内,专用于存储视觉感知系统的神经网络层间数据。针对传统单体式片上缓存功耗过高的问题,该方案采用分块式存储架构,依据二值神经网络最大池化层输出特征,将缓存阵列划分为8个独立可关断的72×72位子阵列。通过分块存储机制,数据存取过程中的动态功耗得到了有效降低。同时,该文进一步提出动态存储控制策略,利用卷积运算时层间数据量逐层递减的特性,在存取第2层卷积数据时,仅激活必要子阵列,由存储控制模块动态关闭未使用区块,实现功耗深度优化。在TSMC 180 nm CMOS工艺下仿真,结果表明时钟频率在10 MHz时,相较于单一式架构,分块式缓存在存储第1层卷积数据时,读写动态功耗降低64.97%;结合动态存储控制策略后,存储第2层卷积数据时的读写动态功耗进一步降低52.9%。该设计为边缘端视觉感知系统提供了高能效的片上存储解决方案。
关键词
片上缓冲存储器
低功耗设计
静态随机存取存储器
Keywords
On-chip cache
Low power design
SRAM
分类号
TN492 [电子电信]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
一种用于常开型智能视觉感算系统的极速高精度模拟减法器
刘博
王想军
麦麦提·那扎买提
郑辞晏
向菲
魏琦
杨兴华
乔飞
《电子与信息学报》
EI
CAS
CSCD
北大核心
2024
0
在线阅读
下载PDF
职称材料
2
应用于边缘端视觉感知系统的低功耗片上缓冲存储器
陈漠
张静
王艳蓉
麦麦提·那扎买提
乔飞
《电子与信息学报》
2025
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职称材料
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