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基于FPGA的并行数码管显示控制设计
被引量：
3
1
作者
邱锋波
贺占庄
《科学技术与工程》
2009年第23期7170-7172,共3页
论述了采用VerilogHDL设计语言开发串行输入的多组多位数码管显示的设计思想。在硬件物理层实现串行数据的接收和硬件编码,而该物理层是采用VerilogHDL编程在FPGA上实现。利用FPGA硬件执行的并行性解决传统设计方法中难以克服的多组多...
论述了采用VerilogHDL设计语言开发串行输入的多组多位数码管显示的设计思想。在硬件物理层实现串行数据的接收和硬件编码,而该物理层是采用VerilogHDL编程在FPGA上实现。利用FPGA硬件执行的并行性解决传统设计方法中难以克服的多组多位数码管显示抖动问题,这也是一种充分利用FPGA资源换取系统性能的设计方法,也易于实现数码管显示的扩展。本设计方案的VerilogHDL源代码已经完成综合并通过了布局布线后的时序仿真,系统性能完全满足实际需求。
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关键词
物理层
数码管
FPGA
抖动
VERILOGHDL
时序仿真
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职称材料
题名
基于FPGA的并行数码管显示控制设计
被引量：
3
1
作者
邱锋波
贺占庄
机构
西安微电子技术研究所
出处
《科学技术与工程》
2009年第23期7170-7172,共3页
文摘
论述了采用VerilogHDL设计语言开发串行输入的多组多位数码管显示的设计思想。在硬件物理层实现串行数据的接收和硬件编码,而该物理层是采用VerilogHDL编程在FPGA上实现。利用FPGA硬件执行的并行性解决传统设计方法中难以克服的多组多位数码管显示抖动问题,这也是一种充分利用FPGA资源换取系统性能的设计方法,也易于实现数码管显示的扩展。本设计方案的VerilogHDL源代码已经完成综合并通过了布局布线后的时序仿真,系统性能完全满足实际需求。
关键词
物理层
数码管
FPGA
抖动
VERILOGHDL
时序仿真
Keywords
physical layer digital diode FPGA jitter Verilog HDL timing simulation
分类号
TP332.3 [自动化与计算机技术—计算机系统结构]
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作者
出处
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1
基于FPGA的并行数码管显示控制设计
邱锋波
贺占庄
《科学技术与工程》
2009
3
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