CMOS门电路延迟时间经验模型与估算

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作者 薛忠杰 《中国集成电路》 2002年第2期52-57,共6页

本文讨论了CMOS门电路延迟时间两种手工分析模型,介绍了门延时经验模型的建立及使用方法,并与Hspice模拟结果进行了比较。手工分析模型和经验模型可用于CMOS门电路延时近似分析和计算,具有一定的实用性。

关键词 平均延迟时间 经验模型 门电路 晶体管 反相器 负载电容 非饱和区 分析模型 电源电压 传输延迟时间

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一种新颖的UART自适应波特率发生器的设计 被引量：12

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作者 周建华 万书芹 薛忠杰 《半导体技术》 CAS CSCD 北大核心 2007年第12期1052-1055,共4页

实现了一种应用于UART中的自适应波特率发生器的设计。设计通过使用计数器和边沿检测器对串行线路上的一个低电平周期进行精确计数,然后经过一系列比较迭代,最终得出串行线路数据波特率。利用Quartus软件工具完成电路物理设计、仿真及综... 实现了一种应用于UART中的自适应波特率发生器的设计。设计通过使用计数器和边沿检测器对串行线路上的一个低电平周期进行精确计数,然后经过一系列比较迭代,最终得出串行线路数据波特率。利用Quartus软件工具完成电路物理设计、仿真及综合,结果表明电路能正确地探测出串行数据波特率。最后将电路实现于CycloneII系列FPGA上。运用该电路可以简化UART接收器部分设计。 展开更多

关键词 通用异步接收发送器 波特率发生器 异步通信 不归零码

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一种4-Mb高速低功耗CMOS SRAM的设计 被引量：3

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作者 石乔林 李天阳 +1 位作者 张树丹 薛忠杰 《微电子学与计算机》 CSCD 北大核心 2005年第11期63-65,70,共4页

高性能的系统芯片对数据存取速度有了更严格的要求,同时低功耗设计已成为VLSI的研究热点和挑战。本文设计了一款4-Mb(512K×8bit)的高速、低功耗静态存储器(SRAM)。它采用0.25μmCMOS标准工艺和传统的六管单元。文章分析了影响存储... 高性能的系统芯片对数据存取速度有了更严格的要求,同时低功耗设计已成为VLSI的研究热点和挑战。本文设计了一款4-Mb(512K×8bit)的高速、低功耗静态存储器(SRAM)。它采用0.25μmCMOS标准工艺和传统的六管单元。文章分析了影响存储器速度和功耗的原因,重点讨论了存储器的总体结构、灵敏放大器及位线电路。通过系统优化,达到15ns的存取时间。 展开更多

关键词 静态存储器 灵敏放大器 存取时间

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大容量SRAM中长互连线RC延迟的高速译码电路的研究 被引量：2

4

作者 李天阳 黄义定 +1 位作者 石乔林 薛忠杰 《微电子学与计算机》 CSCD 北大核心 2006年第2期96-99,103,共5页

文章分析了CMOS逻辑门驱动长互连导线时产生的延迟情况,并给出了驱动的延迟模型。在此基础上提出一种新的考虑RC延迟时高速CMOS逻辑链的设计方法。并使用上述方法设计出一款4Mb SRAM的高速译码电路。仿真表明在大扇出、大负载、长互连... 文章分析了CMOS逻辑门驱动长互连导线时产生的延迟情况,并给出了驱动的延迟模型。在此基础上提出一种新的考虑RC延迟时高速CMOS逻辑链的设计方法。并使用上述方法设计出一款4Mb SRAM的高速译码电路。仿真表明在大扇出、大负载、长互连线的情形下,电路延迟时间仅有1.85ns。比传统的使用等效电容的优化方法快出0.12ns,电路面积节约30%,并且功耗明显的降低。 展开更多

关键词 CMOS 电路优化 RC互连线 SRAM 译码器

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基于改进cordic算法的NCO设计 被引量：6

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作者 王敏 薛忠杰 《电视技术》 北大核心 2011年第1期30-33,共4页

提出了一种改进cordic(coordinate rotation digital compute,坐标数字旋转)算法,用于实现NCO(数控振荡器)的设计。该算法能够预先确定所有迭代的旋转方向,相对于传统cordic算法,减少了硬件资源消耗。采用Altra公司CycloneII系列芯片EP2... 提出了一种改进cordic(coordinate rotation digital compute,坐标数字旋转)算法,用于实现NCO(数控振荡器)的设计。该算法能够预先确定所有迭代的旋转方向,相对于传统cordic算法,减少了硬件资源消耗。采用Altra公司CycloneII系列芯片EP2C5AF256A7进行FPGA验证,结果符合设计要求。 展开更多

关键词 CORDIC算法 方向预测 数控振荡器

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深亚微米CMOS IC全芯片ESD保护技术 被引量：4

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作者 臧佳锋 薛忠杰 《电子与封装》 2005年第6期26-30,7,共6页

CMOS工艺发展到深亚微米阶段,芯片的静电放电(ESD)保护能力受到了更大的限制。因此,需要采取更加有效而且可靠的ESD保护措施。基于改进的SCR器件和STFOD结构,本文提出了一种新颖的全芯片ESD保护架构,这种架构提高了整个芯片的抗ESD能力... CMOS工艺发展到深亚微米阶段,芯片的静电放电(ESD)保护能力受到了更大的限制。因此,需要采取更加有效而且可靠的ESD保护措施。基于改进的SCR器件和STFOD结构,本文提出了一种新颖的全芯片ESD保护架构,这种架构提高了整个芯片的抗ESD能力,节省了芯片面积,达到了对整个芯片提供全方位ESD保护的目的。 展开更多

关键词 深亚微米 CMOS ESD LVTSCR STFOD 全芯片

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一种使用浮动电源线嵌入式超低功耗SRAM的设计

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作者 李天阳 石乔林 +1 位作者 田海燕 薛忠杰 《江南大学学报（自然科学版）》 CAS 2006年第6期688-692,共5页

为了解决存储单元的亚阈值泄漏电流问题,分析了在深亚微米下静态随机存储器(SRAM)6-T存储单元静态功耗产生的原因,提出了一种可以有效减小SRAM静态功耗浮动电源线的结构,并分析在此结构下最小与最优的单元数据保持电压;最后设计出SRAM... 为了解决存储单元的亚阈值泄漏电流问题,分析了在深亚微米下静态随机存储器(SRAM)6-T存储单元静态功耗产生的原因,提出了一种可以有效减小SRAM静态功耗浮动电源线的结构,并分析在此结构下最小与最优的单元数据保持电压;最后设计出SRAM的一款适用于此结构的高速低功耗灵敏放大器电路.仿真测试表明,使用浮动结构的SRAM的静态功耗较正常结构SRAM的静态功耗大大减小. 展开更多

关键词 6-T单元 亚阈值电流 静态随机存储器 静态功耗 浮动电源线

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0．8μm SOI CMOS技术及电路研制

8

作者 孙锋 陶建中 +3 位作者 肖志强 洪根深 薛忠杰 黄嵩人 《电子与封装》 2006年第8期1-5,共5页

SOI CMOS技术在一些特殊应用领域中有着体硅无法比拟的优势文中叙述采用SIMOX材料和0.8μm SOI CMOS工艺加固技术成功研制出抗辐射性能较好的器件和电路,并且给出了SOI CMOS器件的特性随辐照总剂量的变化关系,试验电路通过了总剂量500 K... SOI CMOS技术在一些特殊应用领域中有着体硅无法比拟的优势文中叙述采用SIMOX材料和0.8μm SOI CMOS工艺加固技术成功研制出抗辐射性能较好的器件和电路,并且给出了SOI CMOS器件的特性随辐照总剂量的变化关系,试验电路通过了总剂量500 Krad(Si)钴60γ射线辐照实验。 展开更多

关键词 SOI CMOS SIMOX 总剂量效应

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柔性设计技术在高性能数字信号处理器设计中的应用

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作者 于宗光 单悦尔 +1 位作者 黄昀荃 薛忠杰 《电子与封装》 2005年第9期24-28,共5页

本文提出大规模集成电路的柔性设计技术。将该技术应用到一种高性能DSP的设计中,解决了多晶硅电阻大、衬底接触孔问题,简化了工艺,提高了成品率和可靠性,降低了研发成本。

关键词 超大规模集成电路 柔性 设计 数字信号处理

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一种适合于SoC集成的UART核的设计实现 被引量：6

10

作者 张松 董玲 +2 位作者 于宗光 须文波 薛忠杰 《微电子学与计算机》 CSCD 北大核心 2005年第9期10-13,共4页

文章主要介绍一个通用异步接收器∕发送器(UART)核的设计。按串行通信协议进行设计,具有模块化、兼容性和可配置性,适合于SoC(System-on-a-Chip)应用。仿真结果表明该核满足收发要求,功能正确;在RTL级充分考虑了资源共享,实现了对电路... 文章主要介绍一个通用异步接收器∕发送器(UART)核的设计。按串行通信协议进行设计,具有模块化、兼容性和可配置性,适合于SoC(System-on-a-Chip)应用。仿真结果表明该核满足收发要求,功能正确;在RTL级充分考虑了资源共享,实现了对电路的优化。该IP核已用于一款16位定点DSP芯片的设计中。 展开更多

关键词 异步收发 IP核 VERILOG HDL SoC 串行通信

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一种应用于串行通信中抗噪声接收电路的设计

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作者 周建华 薛忠杰 《电子与封装》 2008年第3期25-27,共3页

文章实现了一种应用于串行通信中的抗噪声接收电路的设计。UART被广泛应用于在远端设备之间进行串行通信,传统接收电路在位周期的中央对信号进行采样,但是由于各种随机噪声的干扰,会引起数据采样错误,造成通信出错。文章提出的设计方法... 文章实现了一种应用于串行通信中的抗噪声接收电路的设计。UART被广泛应用于在远端设备之间进行串行通信,传统接收电路在位周期的中央对信号进行采样,但是由于各种随机噪声的干扰,会引起数据采样错误,造成通信出错。文章提出的设计方法是利用一个累加器在一个特定窗口周期内对串行数据进行采样并累加,再根据累加和判断出窗口期内正确数据位,从而滤去串行线路上的噪声得到纯净的串行数据,这大大增强了串行通信的可靠性。文章利用Quartus软件对设计进行编译、综合、仿真。仿真结果表明该电路能有效滤去串行线路上噪声,极大增强了接收电路的抗噪声性能。 展开更多

关键词 通用异步接收发送器 抗噪声 串行通信 现场可编程门阵列

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一种32位浮点DSP中的串行通信口的设计 被引量：1

12

作者 林贻山 冉峰 +2 位作者 薛忠杰 倪国宗 何冬明 《半导体技术》 CAS CSCD 北大核心 2004年第8期57-61,共5页

简要介绍串行通信口芯片的接口、功能,详细讨论了串行通信口的系统级、行为级、RTL级的设计过程,并在RTL级设计中提出了几种实现资源共享的方法,精简了系统设计结构,有效地减小了芯片的面积。

关键词 串行通信 帧同步 行为级 寄存器级 资源共享 DSP

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定点DSP芯片的一种BIST结构设计与实现

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作者 张松 魏敬和 +3 位作者 董玲 于宗光 须文波 薛忠杰 《江南大学学报（自然科学版）》 CAS 2006年第5期505-508,共4页

在内建自测试的基本原理上实现了一种有效地适用于16位定点DSP的BIST设计方案,包括内部逻辑的BIST设计和Memory的BIST设计;通过与IEEE 1149.1兼容的边界扫描技术来对BIST实现控制,并提供电路板级的测试.测试结果证明,该设计的故障覆盖... 在内建自测试的基本原理上实现了一种有效地适用于16位定点DSP的BIST设计方案,包括内部逻辑的BIST设计和Memory的BIST设计;通过与IEEE 1149.1兼容的边界扫描技术来对BIST实现控制,并提供电路板级的测试.测试结果证明,该设计的故障覆盖率达到了98%以上,确保了DSP芯片的品质. 展开更多

关键词 数字信号处理芯片 内建自测试 可测性设计 故障覆盖

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基于算法的DSP硬件结构分析

14

作者 何冬明 杨新志 薛忠杰 《电子与封装》 2004年第1期55-58,共4页

数字信号处理器(DSP)是专门针对数字信号处理运算而设计的微处理器芯片。本文在介绍DSP算法特点的基础上,指出了DSP的基本结构组成以及当前主流DSP的两种典型体系结构。分析了这两种结构各自的优缺点,最后根据DSP应用领域的新情况以及... 数字信号处理器(DSP)是专门针对数字信号处理运算而设计的微处理器芯片。本文在介绍DSP算法特点的基础上,指出了DSP的基本结构组成以及当前主流DSP的两种典型体系结构。分析了这两种结构各自的优缺点,最后根据DSP应用领域的新情况以及微处理器体系结构的发展,对DSP结构的发展提出了一些看法。 展开更多

关键词 SP 硬件结构 数字信号处理器 算法 VLIW SIMD 体系结构

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