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适用于连续数据速率CDR的相位插值器研制
被引量：
5
1
作者
矫逸书
周玉梅
+1 位作者
蒋见花
吴斌
《半导体技术》
CAS
CSCD
北大核心
2010年第10期999-1002,共4页
通过对相位插值器电路进行建模分析,得到了相位插值器的线性度与输入信号之间相位差、输入信号上升时间和输出节点时间常数的关系。根据分析得到的结论,提出了一种新型的应用于连续数据速率时钟数据恢复电路的相位插值器,通过在相位插...
通过对相位插值器电路进行建模分析,得到了相位插值器的线性度与输入信号之间相位差、输入信号上升时间和输出节点时间常数的关系。根据分析得到的结论,提出了一种新型的应用于连续数据速率时钟数据恢复电路的相位插值器,通过在相位插值器之前插入延时可控的缓冲器,使其输入信号的上升时间可以跟踪数据速率的改变,在保证线性度的同时,降低电路的噪声敏感度和功耗。芯片采用Charterd 0.13μm低功耗1.5/3.3 V工艺流片验证,面积为0.02 mm2,数据速率3.125 Gb/s时,功耗为8.5 mW。
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关键词
相位插值器
时钟数据恢复
多相位时钟
数据速率
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职称材料
千兆比特数据率LVDS接口电路设计
被引量：
4
2
作者
矫逸书
周玉梅
蒋见花
《固体电子学研究与进展》
CAS
CSCD
北大核心
2010年第1期119-123,共5页
设计了一个采用0.18μm1.8V/3.3V CMOS工艺制造的千兆比特数据率LVDS I/O接口电路。发送器电路采用内部参考电流源和片上匹配电阻,使工艺偏差、温度变化对输出信号幅度的影响减小50%;接收器电路采用一种改进的结构,通过检测输入共模电平...
设计了一个采用0.18μm1.8V/3.3V CMOS工艺制造的千兆比特数据率LVDS I/O接口电路。发送器电路采用内部参考电流源和片上匹配电阻,使工艺偏差、温度变化对输出信号幅度的影响减小50%;接收器电路采用一种改进的结构,通过检测输入共模电平,自适应调整预放大器偏置电压,保证跨导Gm在LVDS标准[1]要求的共模范围内恒定,因此芯片在接收端引入的抖动最小。芯片面积0.175mm2,3.3V电源电压下功耗为33mW,测试表明此接口传输速率达到1Gb/s。
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关键词
低电压差分信号传输
高速接口
发送器
接收器
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职称材料
1.25～3.125Gb/s连续数据速率CDR设计
被引量：
1
3
作者
矫逸书
周玉梅
+1 位作者
蒋见花
吴斌
《半导体技术》
CAS
CSCD
北大核心
2010年第11期1111-1115,共5页
设计了一款工作速率为1.25~3.125 Gb/s的连续可调时钟数据恢复（CDR）电路,可以满足多种通信标准的设计需求。CDR采用相位插值型双环路结构,使系统可以根据应用需求对抖动抑制和相位跟踪能力独立进行优化。针对低功耗和低噪声的需求,提...
设计了一款工作速率为1.25~3.125 Gb/s的连续可调时钟数据恢复（CDR）电路,可以满足多种通信标准的设计需求。CDR采用相位插值型双环路结构,使系统可以根据应用需求对抖动抑制和相位跟踪能力独立进行优化。针对低功耗和低噪声的需求,提出一种新型半速率采样判决电路,利用电流共享和节点电容充放电技术,数据速率为3.125 Gb/s时,仅需要消耗50μA电流。芯片采用0.13μm工艺流片验证,面积0.42 mm2,功耗98 mW,测试结果表明,时钟数据恢复电路接收PRBS7序列时,误码率小于10-12。
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关键词
时钟数据恢复
锁相环
高速采样器
判决电路
采样电路
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职称材料
题名
适用于连续数据速率CDR的相位插值器研制
被引量：
5
1
作者
矫逸书
周玉梅
蒋见花
吴斌
机构
中国科学院微电子研究所
出处
《半导体技术》
CAS
CSCD
北大核心
2010年第10期999-1002,共4页
基金
国家科技重大专项资助项目(2009ZX03007-002-03)
文摘
通过对相位插值器电路进行建模分析,得到了相位插值器的线性度与输入信号之间相位差、输入信号上升时间和输出节点时间常数的关系。根据分析得到的结论,提出了一种新型的应用于连续数据速率时钟数据恢复电路的相位插值器,通过在相位插值器之前插入延时可控的缓冲器,使其输入信号的上升时间可以跟踪数据速率的改变,在保证线性度的同时,降低电路的噪声敏感度和功耗。芯片采用Charterd 0.13μm低功耗1.5/3.3 V工艺流片验证,面积为0.02 mm2,数据速率3.125 Gb/s时,功耗为8.5 mW。
关键词
相位插值器
时钟数据恢复
多相位时钟
数据速率
Keywords
phase interpolation
clock and data recovery
multiphase clock
date rate
分类号
TN432 [电子电信—微电子学与固体电子学]
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职称材料
题名
千兆比特数据率LVDS接口电路设计
被引量：
4
2
作者
矫逸书
周玉梅
蒋见花
机构
中国科学院微电子学研究所
出处
《固体电子学研究与进展》
CAS
CSCD
北大核心
2010年第1期119-123,共5页
文摘
设计了一个采用0.18μm1.8V/3.3V CMOS工艺制造的千兆比特数据率LVDS I/O接口电路。发送器电路采用内部参考电流源和片上匹配电阻,使工艺偏差、温度变化对输出信号幅度的影响减小50%;接收器电路采用一种改进的结构,通过检测输入共模电平,自适应调整预放大器偏置电压,保证跨导Gm在LVDS标准[1]要求的共模范围内恒定,因此芯片在接收端引入的抖动最小。芯片面积0.175mm2,3.3V电源电压下功耗为33mW,测试表明此接口传输速率达到1Gb/s。
关键词
低电压差分信号传输
高速接口
发送器
接收器
Keywords
LVDS
high speed interface
transmitter
receiver
分类号
TN432 [电子电信—微电子学与固体电子学]
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职称材料
题名
1.25～3.125Gb/s连续数据速率CDR设计
被引量：
1
3
作者
矫逸书
周玉梅
蒋见花
吴斌
机构
中国科学院微电子研究所
出处
《半导体技术》
CAS
CSCD
北大核心
2010年第11期1111-1115,共5页
基金
国家科技重大专项资助项目(2009ZX03007-002-03)
文摘
设计了一款工作速率为1.25~3.125 Gb/s的连续可调时钟数据恢复（CDR）电路,可以满足多种通信标准的设计需求。CDR采用相位插值型双环路结构,使系统可以根据应用需求对抖动抑制和相位跟踪能力独立进行优化。针对低功耗和低噪声的需求,提出一种新型半速率采样判决电路,利用电流共享和节点电容充放电技术,数据速率为3.125 Gb/s时,仅需要消耗50μA电流。芯片采用0.13μm工艺流片验证,面积0.42 mm2,功耗98 mW,测试结果表明,时钟数据恢复电路接收PRBS7序列时,误码率小于10-12。
关键词
时钟数据恢复
锁相环
高速采样器
判决电路
采样电路
Keywords
clock and data recovery
PLL
high speed sampler
decision circuit
sample circuit
分类号
TN432 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
适用于连续数据速率CDR的相位插值器研制
矫逸书
周玉梅
蒋见花
吴斌
《半导体技术》
CAS
CSCD
北大核心
2010
5
在线阅读
下载PDF
职称材料
2
千兆比特数据率LVDS接口电路设计
矫逸书
周玉梅
蒋见花
《固体电子学研究与进展》
CAS
CSCD
北大核心
2010
4
在线阅读
下载PDF
职称材料
3
1.25～3.125Gb/s连续数据速率CDR设计
矫逸书
周玉梅
蒋见花
吴斌
《半导体技术》
CAS
CSCD
北大核心
2010
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