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SoC研究开发——综合的系统工程 被引量：1
1
作者 杨莲兴 《半导体技术》 CAS CSCD 北大核心 2002年第4期26-27,47,共3页
SoC的研究开发是集成电路今后若干年的主要研究发展方向之一。本文主要讨论了SoC的定义及组成以及它所涉及的关键核心技术,并给出了目前我国研究开发SoC的现状及我们所应采取的策略。
关键词 片上系统 系统工程 电路设计 SOC 集成电路 电子芯片
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ASIC与PLD各领风骚
2
作者 杨莲兴 陆宏达 《电子产品世界》 1999年第4期22-24,共3页
关键词 ASIC PLD 设计 标准单元
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一种全CMOS工艺吉比特以太网串并-并串转换电路 被引量：4
3
作者 朱正 邱祖江 +1 位作者 任俊彦 杨莲兴 《通信学报》 EI CSCD 北大核心 2002年第1期70-76,共7页
本文介绍了一种单片集成的吉比特以太网串并-并串转换电路。在芯片中,模拟锁相环产生1.25GHz高速时钟(当芯片用于光纤网络,时钟速率就为1.06GHz),同时一个10到1多路选择器完成并行数据到串行的转换。在接收端,差分输入信号依次经过均衡... 本文介绍了一种单片集成的吉比特以太网串并-并串转换电路。在芯片中,模拟锁相环产生1.25GHz高速时钟(当芯片用于光纤网络,时钟速率就为1.06GHz),同时一个10到1多路选择器完成并行数据到串行的转换。在接收端,差分输入信号依次经过均衡电路、双端-单端转换电路转换成数字信号。同时,数据和时钟提取电路提取出时钟,并将数据重新同步。最后,串并转换电路完成串行-并行转换和字节同步。实验芯片采用0.35mm SPTM CMOS工艺,芯片面积为1.92㎜2,在最高输入输出数据波特率条件下的功耗为900mW。 展开更多
关键词 CMOS工艺 串并-并串转换电路 以太网 计算机网络
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1.25Gbps串并并串转换接收器的低抖动设计 被引量：4
4
作者 刘玮 肖磊 杨莲兴 《固体电子学研究与进展》 CAS CSCD 北大核心 2009年第1期99-105,共7页
对1.25Gbps应用于千兆以太网的低抖动串并并串转换接收器进行了设计,应用了带有频率辅助的双环时钟数据恢复电路,FLL扩大了时钟数据恢复电路的捕捉范围。基于三态结构的鉴频鉴相从1.25Gbps非归零数据流中提取时钟信息,驱动一个三级的电... 对1.25Gbps应用于千兆以太网的低抖动串并并串转换接收器进行了设计,应用了带有频率辅助的双环时钟数据恢复电路,FLL扩大了时钟数据恢复电路的捕捉范围。基于三态结构的鉴频鉴相从1.25Gbps非归零数据流中提取时钟信息,驱动一个三级的电流注入环形振荡器产生1.25GHz的低抖动时钟。从低抖动考虑引入了均衡器。该串并并串转换接收器采用TSMC0.35μm2P3M3.3V/5V混合信号CMOS技术工艺。测试结果表明了输出并行数据有较好的低抖动性能:1σ随机抖动(RJ)为7.3ps,全部抖动(TJ)为58mUI。 展开更多
关键词 低抖动 时钟数据恢复电路 压控振荡器 双环 鉴相器 串并并串转换
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802.11基带处理芯片中GFSK调制解调系统的实现 被引量：3
5
作者 沈力为 杨莲兴 《微电子学与计算机》 CSCD 北大核心 2004年第7期73-76,共4页
无线局域网是一种短距离无线通信系统。本文介绍了802.11协议中GFSK的调制原理,并提出了一种低成本、低功耗的GFSK调制解调实现方案,可应用于802.11基带处理芯片的设计中。
关键词 GFSK IEEE 802.1 1 调制 解调
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一个950MHz CMOS低噪声放大器的设计 被引量：1
6
作者 张振勇 胡伟 +1 位作者 赵勇 杨莲兴 《半导体技术》 CAS CSCD 北大核心 2002年第5期36-39,共4页
介绍了一个采用0.18mm 1.8V RF CMOS工艺,适合 GSM接收器,中心频率为950MHz的低噪声放大器(LNA)的设计过程,并给出了spectreRF的模拟结果。在935～960MHz频带内,LNA功率增益大于16dB,阻抗匹配系数S11小于-18dB,噪声系数(NF)小于2.7dB,I... 介绍了一个采用0.18mm 1.8V RF CMOS工艺,适合 GSM接收器,中心频率为950MHz的低噪声放大器(LNA)的设计过程,并给出了spectreRF的模拟结果。在935～960MHz频带内,LNA功率增益大于16dB,阻抗匹配系数S11小于-18dB,噪声系数(NF)小于2.7dB,IIP3为-3.06dBm,1dB压缩点为-10.955dBm,功耗小于20mW。 展开更多
关键词 低噪声放大器 噪声系数 功率增益 阻抗匹配 CMOS
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一种适用于以太网接收器的均衡器结构及其实现 被引量：1
7
作者 高辉华 杨莲兴 《半导体技术》 CAS CSCD 北大核心 2003年第7期35-37,共3页
尝试采用一种数字域上的信号处理技术,即判决反馈均衡技术来减少失真。实现这种用于以太网的自适应均衡器所需的参数可以通过仿真得到。文章讨论了在特定的以太网环境下(100Base-T4),均衡器的结构和参数设计,及其电路实现。
关键词 以太网接收器 均衡器结构 判决反馈均衡器 信号处理 参数设计
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采用0.18μm CMOS RF模型的高线性度降频混频电路的设计
8
作者 胡伟 陈金福 +1 位作者 张振勇 杨莲兴 《半导体技术》 CAS CSCD 北大核心 2002年第12期48-50,共3页
介绍了降频混频电路的电路结构及其工作原理, 并且着重分析了一种高线性度的实现方法。电路采用了0.18μm CMOS RF模型, 通过仿真,得出了令人满意的结果.
关键词 高线性度 降频混频电路 0.18μm CMOS 射频电路 工作原理
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一种高效的无线数字通讯的SoC设计方法及其在无线局域网芯片设计中的应用
9
作者 赵勇 张振勇 杨莲兴 《半导体技术》 CAS CSCD 北大核心 2003年第2期24-28,共5页
介绍一种针对高性能的无线数字通讯系统的SoC设计方法。该方法对SoC设计要求高效合理地进行软硬件划分,将划分后的硬件子模块映像到一个高效的多通道总线拓扑结构中以及为不同通道的本地总线设计一个高效自适应的访问协议。同时提出一... 介绍一种针对高性能的无线数字通讯系统的SoC设计方法。该方法对SoC设计要求高效合理地进行软硬件划分,将划分后的硬件子模块映像到一个高效的多通道总线拓扑结构中以及为不同通道的本地总线设计一个高效自适应的访问协议。同时提出一种全新的专门针对SoC设计、基于总线监控的高效实用的可测性设计方案。以这些设计方法为指导,文章为IEEE 802.11无线局域网的介质访问层和基带控制层的SoC芯片设计提出了一个系统参考解决方案。 展开更多
关键词 无线数字通讯 SOC 设计方法 无线局域网 芯片 介质访问层
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适合宽输出范围频率综合器的CMOS压控振荡器电路
10
作者 何波 沈力为 杨莲兴 《半导体技术》 CAS CSCD 北大核心 2004年第12期48-51,共4页
设计了一种基于锁相环宽输出范围(10 ~ 160M)的频率综合器,着重介绍了其中的压控振荡器(VCO)部分,采用单端、电流控制型的环振,使之在整个输出范围内,即0 ~ 120 ℃、工艺的ss ~ ffcorner,增益(Kvco)的变化在3倍以内。无需根据输出频率... 设计了一种基于锁相环宽输出范围(10 ~ 160M)的频率综合器,着重介绍了其中的压控振荡器(VCO)部分,采用单端、电流控制型的环振,使之在整个输出范围内,即0 ~ 120 ℃、工艺的ss ~ ffcorner,增益(Kvco)的变化在3倍以内。无需根据输出频率对电荷泵的充、放电电流或环路滤波器中的电阻作不同设置,环路的衰减因子就可控制在可接受的范围内,并降低了对其它环路参数的要求。设计基于标准0.6μm N-WELL CMOS 工艺,5V供电。 展开更多
关键词 压控振荡器 电流控制型环振 CMOS锁相环 频率综合器
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