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等离子体工艺引起的MOSFET栅氧化层损伤 被引量:3
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作者 朱志炜 郝跃 +1 位作者 赵天绪 张进城 《固体电子学研究与进展》 CAS CSCD 北大核心 2003年第1期126-132,共7页
在深亚微米 MOS集成电路制造中 ,等离子体工艺已经成为主流工艺。而等离子体工艺引起的栅氧化层损伤也已经成为限制 MOS器件成品率和长期可靠性的一个重要因素。文中主要讨论了等离子体工艺引起的充电损伤、边缘损伤和表面不平坦引起的... 在深亚微米 MOS集成电路制造中 ,等离子体工艺已经成为主流工艺。而等离子体工艺引起的栅氧化层损伤也已经成为限制 MOS器件成品率和长期可靠性的一个重要因素。文中主要讨论了等离子体工艺引起的充电损伤、边缘损伤和表面不平坦引起的电子遮蔽效应的主要机理 ,并在此基础上讨论了减小等离子体损伤的有效方法。 展开更多
关键词 等离子体工艺 MOSFET 栅氧化层损伤 半导体器件 等离子体损伤 天线结构 集成电路
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静电放电应力下深亚微米栅接地NMOSFET源端热击穿机理 被引量:3
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作者 朱志炜 郝跃 +1 位作者 方建平 刘红侠 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2006年第6期911-916,共6页
基于静电放电应力下对深亚微米硅化物工艺栅接地NMOSFET的研究,考虑了源/漏寄生串连电阻的影响,建立了源/漏接触区的电流集中模型.由模型分析表明,不同的温度和掺杂条件下,源/漏寄生串连电阻会引起器件源/漏接触前端边缘附近产生不同程... 基于静电放电应力下对深亚微米硅化物工艺栅接地NMOSFET的研究,考虑了源/漏寄生串连电阻的影响,建立了源/漏接触区的电流集中模型.由模型分析表明,不同的温度和掺杂条件下,源/漏寄生串连电阻会引起器件源/漏接触前端边缘附近产生不同程度的电流集中,在器件源端产生新的热点,影响了源/漏端的击穿特性,很好地解释了栅接地NMOSFET的源端热击穿机理. 展开更多
关键词 静电放电 热击穿 接触电阻
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一种改进的片内ESD保护电路仿真设计方法 被引量:3
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作者 朱志炜 郝跃 马晓华 《电子器件》 CAS 2007年第4期1159-1163,共5页
对现有的片内ESD保护电路仿真设计方法进行了改进,使之适用于深亚微米工艺.文中设计了新的激励电路以简化仿真电路模型;增加了栅氧化层击穿这一失效判据;使用能量平衡方程描述深亚微米MOSFET的非本地输运,并对碰撞离化模型进行了修正;... 对现有的片内ESD保护电路仿真设计方法进行了改进,使之适用于深亚微米工艺.文中设计了新的激励电路以简化仿真电路模型;增加了栅氧化层击穿这一失效判据;使用能量平衡方程描述深亚微米MOSFET的非本地输运,并对碰撞离化模型进行了修正;使用蒙特卡罗仿真得到新的电子能量驰豫时间随电子能量变化的经验模型.最后使用文中改进的仿真设计方法对一个ESD保护电路进行了设计和验证,测试结果符合设计要求. 展开更多
关键词 静电放电 片内ESD保护电路 混合模式仿真 能量驰豫时间 非本地输运
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等离子体边缘损伤的横向分布测量 被引量:1
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作者 朱志炜 郝跃 张进城 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2002年第1期92-95,共4页
等离子体刻蚀工艺中 ,栅边缘直接暴露在等离子体环境中 ,UV射线和粒子轰击会在栅漏交叠区栅氧化层中和硅二氧化硅界面处产生大量的陷阱 ,这些陷阱的分布和数量对器件的长期可靠性将会产生重大的影响 .采用低频电荷泵技术测量了栅边缘损... 等离子体刻蚀工艺中 ,栅边缘直接暴露在等离子体环境中 ,UV射线和粒子轰击会在栅漏交叠区栅氧化层中和硅二氧化硅界面处产生大量的陷阱 ,这些陷阱的分布和数量对器件的长期可靠性将会产生重大的影响 .采用低频电荷泵技术测量了栅边缘损伤的横向分布 。 展开更多
关键词 边缘损伤 等离子体 横向分布测量
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环境法庭原告资格受限问题的分析与对策 被引量:3
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作者 朱志炜 《安徽农业科学》 CAS 2014年第18期5985-5986,5990,共3页
从原告资格受限方面剖析了环境法庭"无案可审"的原因,提出了对应的办法,指出应该通过环境权的设置来拓宽原告资格。
关键词 环境法庭 原告资格 公益诉讼 环境权
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超深亚微米高速互连的信号串扰研究 被引量:2
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作者 史江一 马晓华 +2 位作者 郝跃 方建平 朱志炜 《固体电子学研究与进展》 CAS CSCD 北大核心 2006年第4期540-544,559,共6页
探讨了超深亚微米设计中的高速互连线串扰产生机制,提出了一种描述高速互连串扰的电容、电感耦合模型,通过频域变换方法对模型的有效性进行了理论分析。针对0.18μm工艺条件提出了该模型的测试结构,进行了流片和测量。实测结果表明,该... 探讨了超深亚微米设计中的高速互连线串扰产生机制,提出了一种描述高速互连串扰的电容、电感耦合模型,通过频域变换方法对模型的有效性进行了理论分析。针对0.18μm工艺条件提出了该模型的测试结构,进行了流片和测量。实测结果表明,该模型能够较好地表征超深亚微米电路的高速互连串扰效应,能够定量计算片上互连线间的耦合串扰,给出不同工艺的互连线长度的优化值。 展开更多
关键词 串扰 互连 超深亚微米 信号完整性
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基于IP核的8位微控制器设计 被引量:2
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作者 史江一 朱志炜 +1 位作者 方建平 郝跃 《电子器件》 CAS 2007年第1期148-151,共4页
设计能力和工艺集成能力之间差距的不断扩大阻碍了片上系统的有效开发,为此必须提高设计人员的设计能力,降低产品开发周期和成本.利用IP参数化技术,把设计重用方法应用于8位微控制器设计,提出了基于IP核重用的8位微控制器设计方法,重用... 设计能力和工艺集成能力之间差距的不断扩大阻碍了片上系统的有效开发,为此必须提高设计人员的设计能力,降低产品开发周期和成本.利用IP参数化技术,把设计重用方法应用于8位微控制器设计,提出了基于IP核重用的8位微控制器设计方法,重用开发人力消耗节约70%,显著提高了设计效率,并通过实际微控制器系列设计实例阐述了该设计方法的实施和IP核复用策略. 展开更多
关键词 集成电路设计 微控制器 IP核 片上系统 参数化设计 设计重用
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SoC中的IP核同步设计方法 被引量:2
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作者 史江一 郝跃 +1 位作者 朱志炜 潘伟涛 《电子器件》 CAS 2007年第3期984-987,共4页
基于对IP核复用的集成效率考虑,针对片上系统的设计特点构造了一种新型的IP核模型.该模型包括用于描述IP核的延迟信息的时序接口模块、多时钟域适应的再同步接口模块和IP功能描述模块.然后给出了该模型在片上系统中的集成方法.实际电路... 基于对IP核复用的集成效率考虑,针对片上系统的设计特点构造了一种新型的IP核模型.该模型包括用于描述IP核的延迟信息的时序接口模块、多时钟域适应的再同步接口模块和IP功能描述模块.然后给出了该模型在片上系统中的集成方法.实际电路综合结果表明,和现有IP核集成相比,应用该模型进行片上系统集成,设计效率可以提高近30%,性能提高约15%. 展开更多
关键词 片上系统 IP核复用 同步设计 IP集成
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压电能量收集器件基于有限元仿真比较和研究 被引量:1
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作者 朱伦 朱志炜 +1 位作者 张卫 吴东平 《微纳电子技术》 CAS 北大核心 2012年第4期248-253,共6页
利用压电材料制作的器件采集环境中的振动能量,并转化为电能的微尺度器件正日益受到广泛关注。通过有限元仿真分析,研究了新颖的垂直式纳米线阵列结构(VING)和常见的压电悬臂梁结构的能量收集性能。在更贴近实际情况的低频条件下计算了7... 利用压电材料制作的器件采集环境中的振动能量,并转化为电能的微尺度器件正日益受到广泛关注。通过有限元仿真分析,研究了新颖的垂直式纳米线阵列结构(VING)和常见的压电悬臂梁结构的能量收集性能。在更贴近实际情况的低频条件下计算了75 000根纳米线阵列结构和压电悬臂梁结构的输出电压以及单位体积能量输出功率,并指出了其各自的特点。最后得出结论:VING更适于在振动强度较大的环境中工作,而悬臂梁结构则更适于在接近其谐振频率的环境中工作。 展开更多
关键词 能量收集 压电效应 有限元分析 垂直式纳米线阵列(VING) 悬臂梁 谐振频率
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22nm技术节点异质栅MOSFET的特性研究
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作者 杨颖琳 胡成 +4 位作者 朱伦 许鹏 朱志炜 张卫 吴东平 《半导体技术》 CAS CSCD 北大核心 2012年第3期184-187,共4页
研究了22 nm栅长的异质栅MOSFET的特性,利用工艺与器件仿真软件Silvaco,模拟了异质栅MOSFET的阈值电压、亚阈值特性、沟道表面电场及表面势等特性,并与传统的同质栅MOSFET进行比较。分析结果表明,由于异质栅MOSFET的栅极由两种不同功函... 研究了22 nm栅长的异质栅MOSFET的特性,利用工艺与器件仿真软件Silvaco,模拟了异质栅MOSFET的阈值电压、亚阈值特性、沟道表面电场及表面势等特性,并与传统的同质栅MOSFET进行比较。分析结果表明,由于异质栅MOSFET的栅极由两种不同功函数的材料组成,因而在两种材料界面附近的表面沟道中增加了一个电场峰值,相应地漏端电场比同质栅MOSFET有所降低,所以在提高沟道载流子输运效率的同时也降低了小尺寸器件的热载流子效应。此外,由于该器件靠近源极的区域对于漏压的变化具有屏蔽作用,从而有效抑制了小尺寸器件的沟道长度调制效应,但是由于其亚阈值特性与同质栅MOSFET相比较差,导致漏致势垒降低效应(DIBL)没有明显改善。 展开更多
关键词 异质栅 金属氧化物半导体场效应晶体管 热载流子效应 表面电场 表面势 漏致势垒降低效应
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土建工程造价管理工作中遇到的问题及对策 被引量:4
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作者 朱志炜 《科技创新与应用》 2015年第24期252-252,共1页
土建工程造价是一个土建工程施工企业的重要组成部分,在很大程度上决定着这个企业的发展能力。工程造价在一个合理的范围内是企业发展所必须的,所以就必须控制工程造价始终在合理的范围内,只有这样才可以使企业获得利益,甚至谋求更多的... 土建工程造价是一个土建工程施工企业的重要组成部分,在很大程度上决定着这个企业的发展能力。工程造价在一个合理的范围内是企业发展所必须的,所以就必须控制工程造价始终在合理的范围内,只有这样才可以使企业获得利益,甚至谋求更多的利润,使得企业在激烈的竞争中取得胜利。文章分析了土建工程造价管理中存在的问题并提出科学的对策。 展开更多
关键词 土建工程 造价控制 成本管理 造价管理
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Formations and morphological stabilities of ultrathin CoSi_2 films
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作者 朱志炜 高歆栋 +4 位作者 张志滨 朴颖华 胡成 张卫 吴东平 《Chinese Physics B》 SCIE EI CAS CSCD 2012年第8期453-458,共6页
In this paper we investigate the formations and morphological stabilities of Co-silicide fihns using 1-8-nm thick Co layers sputter-deposited on silicon (100) substrates. These ultrathin Co-silicide films are formed... In this paper we investigate the formations and morphological stabilities of Co-silicide fihns using 1-8-nm thick Co layers sputter-deposited on silicon (100) substrates. These ultrathin Co-silicide films are formed via solid-state reaction of the deposited Co films with Si substrate at annealing temperatures from 450 ℃ to 850 ℃. For a Co layer with a thickness no larger than i nm, epitaxially aligned CoSi2 films readily grow on silicon (100) substrate and exhibit good morphological stabilities up to 600 ℃. For a Co layer thicker than 1 nm, polycrystalline CoSi and CoSi2 films are observed. The critical thickness below which epitaxially aligned CoSi2 film prevails is smaller than the reported critical thickness of the Ni layer for epitaxial alignment of NiSi2 on silicon (100) substrate. The larger lattice mismatch between the CoSi2 film and the silicon substrate is the root cause for the smaller critical thickness of the Co layer. 展开更多
关键词 SILICIDE epitaxial alignment ultrathin film
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Study on the recovery of NBTI of ultra-deep sub-micro MOSFETs
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作者 曹艳荣 马晓华 +4 位作者 郝跃 张月 于磊 朱志炜 陈海峰 《Chinese Physics B》 SCIE EI CAS CSCD 2007年第4期1140-1144,共5页
Taking the actual operating condition of complementary metal oxide semiconductor (CMOS) circuit into account, conventional direct current (DC) stress study on negative bias temperature instability (NBTI) neglect... Taking the actual operating condition of complementary metal oxide semiconductor (CMOS) circuit into account, conventional direct current (DC) stress study on negative bias temperature instability (NBTI) neglects the detrapping of oxide positive charges and the recovery of interface states under the 'low' state of p-channel metal oxide semiconductor field effect transistors (MOSFETs) inverter operation. In this paper we have studied the degradation and recovery of NBTI under alternating stress, and presented a possible recovery mechanism. The three stages of recovery mechanism under positive bias are fast recovery, slow recovery and recovery saturation. 展开更多
关键词 NBTI RECOVERY interface states oxide positive charges
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