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基于JESD204B协议高速并行8bit/10bit解码电路设计
被引量：
2
1
作者
万书芹
陈婷婷
+2 位作者
陶建中
蒋颖丹
朱夏冰
《半导体技术》
CAS
北大核心
2021年第8期604-610,622,共8页
提出了一种高速低延时8 bit/10 bit解码电路结构,采用四路并行通道同时处理输入数据,每一路具有K码检测、输入数据查错功能,能够在输入四路10 bit数据后的一个时钟周期内正确完成解码。所设计的解码电路通过搭建的通用验证方法学系统完...
提出了一种高速低延时8 bit/10 bit解码电路结构,采用四路并行通道同时处理输入数据,每一路具有K码检测、输入数据查错功能,能够在输入四路10 bit数据后的一个时钟周期内正确完成解码。所设计的解码电路通过搭建的通用验证方法学系统完成系统级功能验证,并基于65 nm工艺库进行综合、布局和布线,解码电路的面积为1 449μm^(2)。后仿真结果显示,解码电路的最高工作频率达415 MHz,四路可支持最高16.6 Gibit/s的串行数据传输速率,满足JESD204B协议标准推荐的最高传输速率12.5 Gibit/s的要求。将该解码电路用于支持JESD204B协议的高速数模转换器电路中,经测试,其传输速率最高达10.5 Gibit/s。
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关键词
8
bit/10
bit
并行解码
低延时
JESD204B协议
串行解串器
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职称材料
可编程多级级联积分梳状内插滤波器的设计
被引量：
1
2
作者
范晓捷
王祖锦
+2 位作者
张甘英
朱夏冰
万书芹
《电子与封装》
2020年第12期53-57,共5页
从原理上分析了级联积分梳状滤波器(CIC滤波器)的特点,及主要参数对滤波器性能的影响。设计了多级级联CIC内插滤波器,利用"剪除"理论对每一级的输出位宽进行有效截取,在满足设计精度的前提下,不浪费硬件资源。采用多相滤波结...
从原理上分析了级联积分梳状滤波器(CIC滤波器)的特点,及主要参数对滤波器性能的影响。设计了多级级联CIC内插滤波器,利用"剪除"理论对每一级的输出位宽进行有效截取,在满足设计精度的前提下,不浪费硬件资源。采用多相滤波结构,将滤波器的工作时钟降低到单项滤波结构的1/4,降低运算模块设计难度,最高可实现1 GHz的工作频率。为满足不同的应用环境要求,设计了可编程控制模块,可实现2~63倍的不同插值。应用于某数字上变频电路中,基于0.18μm CMOS工艺流片,测试结果验证了所设计的滤波器功能可满足实际应用需求。
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关键词
级联积分梳状滤波器
内插
可编程
多级级联
多相滤波
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职称材料
吉赫兹DAC测试电路的设计与实现
3
作者
邱丹
苏小波
+1 位作者
王祖锦
朱夏冰
《电子质量》
2021年第6期15-19,共5页
设计并实现了应用于2.8 G高速DAC芯片的内部测试电路,该电路输出两路线性斜坡信号作为DAC模块的输入数据,DAC模块将其合成为一路线性斜坡信号输出。通过设计实验和多种设计方案优缺点比较,该测试电路最终采用两路并行累加器架构,克服了...
设计并实现了应用于2.8 G高速DAC芯片的内部测试电路,该电路输出两路线性斜坡信号作为DAC模块的输入数据,DAC模块将其合成为一路线性斜坡信号输出。通过设计实验和多种设计方案优缺点比较,该测试电路最终采用两路并行累加器架构,克服了传统累加器结构无法用于高速电路的固有缺陷。在65 nm工艺下,基于此测试电路设计了测试芯片并进行了流片验证。测试结果表明:测试芯片整体可达到2.8 G SPS的测试速度,实现了对吉赫兹DAC全扫描测试的设计目标。
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关键词
高速DAC
测试电路
并行累加器
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职称材料
题名
基于JESD204B协议高速并行8bit/10bit解码电路设计
被引量：
2
1
作者
万书芹
陈婷婷
陶建中
蒋颖丹
朱夏冰
机构
中国电子科技集团公司第五十八研究所
江南大学物联网工程学院
出处
《半导体技术》
CAS
北大核心
2021年第8期604-610,622,共8页
基金
国家自然科学基金资助项目(61704161)。
文摘
提出了一种高速低延时8 bit/10 bit解码电路结构,采用四路并行通道同时处理输入数据,每一路具有K码检测、输入数据查错功能,能够在输入四路10 bit数据后的一个时钟周期内正确完成解码。所设计的解码电路通过搭建的通用验证方法学系统完成系统级功能验证,并基于65 nm工艺库进行综合、布局和布线,解码电路的面积为1 449μm^(2)。后仿真结果显示,解码电路的最高工作频率达415 MHz,四路可支持最高16.6 Gibit/s的串行数据传输速率,满足JESD204B协议标准推荐的最高传输速率12.5 Gibit/s的要求。将该解码电路用于支持JESD204B协议的高速数模转换器电路中,经测试,其传输速率最高达10.5 Gibit/s。
关键词
8
bit/10
bit
并行解码
低延时
JESD204B协议
串行解串器
Keywords
8 bit/10 bit
parallel decoding
low latency
JESD204B protocol
SerDes
分类号
TN47 [电子电信—微电子学与固体电子学]
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职称材料
题名
可编程多级级联积分梳状内插滤波器的设计
被引量：
1
2
作者
范晓捷
王祖锦
张甘英
朱夏冰
万书芹
机构
中科芯集成电路有限公司
出处
《电子与封装》
2020年第12期53-57,共5页
文摘
从原理上分析了级联积分梳状滤波器(CIC滤波器)的特点,及主要参数对滤波器性能的影响。设计了多级级联CIC内插滤波器,利用"剪除"理论对每一级的输出位宽进行有效截取,在满足设计精度的前提下,不浪费硬件资源。采用多相滤波结构,将滤波器的工作时钟降低到单项滤波结构的1/4,降低运算模块设计难度,最高可实现1 GHz的工作频率。为满足不同的应用环境要求,设计了可编程控制模块,可实现2~63倍的不同插值。应用于某数字上变频电路中,基于0.18μm CMOS工艺流片,测试结果验证了所设计的滤波器功能可满足实际应用需求。
关键词
级联积分梳状滤波器
内插
可编程
多级级联
多相滤波
Keywords
cascade integrator-comb filter
interpolation
programmable
multilevel cascade
polyphase filter
分类号
TN402 [电子电信—微电子学与固体电子学]
TN92 [电子电信—通信与信息系统]
在线阅读
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职称材料
题名
吉赫兹DAC测试电路的设计与实现
3
作者
邱丹
苏小波
王祖锦
朱夏冰
机构
中国电子科技集团公司第
出处
《电子质量》
2021年第6期15-19,共5页
文摘
设计并实现了应用于2.8 G高速DAC芯片的内部测试电路,该电路输出两路线性斜坡信号作为DAC模块的输入数据,DAC模块将其合成为一路线性斜坡信号输出。通过设计实验和多种设计方案优缺点比较,该测试电路最终采用两路并行累加器架构,克服了传统累加器结构无法用于高速电路的固有缺陷。在65 nm工艺下,基于此测试电路设计了测试芯片并进行了流片验证。测试结果表明:测试芯片整体可达到2.8 G SPS的测试速度,实现了对吉赫兹DAC全扫描测试的设计目标。
关键词
高速DAC
测试电路
并行累加器
Keywords
high-speed DAC
test circuit
parallel accumulator
分类号
TN407 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
基于JESD204B协议高速并行8bit/10bit解码电路设计
万书芹
陈婷婷
陶建中
蒋颖丹
朱夏冰
《半导体技术》
CAS
北大核心
2021
2
在线阅读
下载PDF
职称材料
2
可编程多级级联积分梳状内插滤波器的设计
范晓捷
王祖锦
张甘英
朱夏冰
万书芹
《电子与封装》
2020
1
在线阅读
下载PDF
职称材料
3
吉赫兹DAC测试电路的设计与实现
邱丹
苏小波
王祖锦
朱夏冰
《电子质量》
2021
0
在线阅读
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职称材料
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