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基于FPGA的卷积神经网络硬件加速器设计
被引量：
3
1
作者
江瑜
朱铁柱
+3 位作者
蒋青松
丁晓文
张栋丞
李新澳
《电子器件》
CAS
北大核心
2023年第4期973-977,共5页
设计了基于卷积神经网络模型的加速器,实现并行化的卷积运算。研究中,完成可卷积神经网络重构硬件加速器搭建,并对加速器架构进行优化,实现在运算过程中对特征图尺寸的动态配置。实验结果表明,该设计在工作时钟频率为250 MHz,推理时间为...
设计了基于卷积神经网络模型的加速器,实现并行化的卷积运算。研究中,完成可卷积神经网络重构硬件加速器搭建,并对加速器架构进行优化,实现在运算过程中对特征图尺寸的动态配置。实验结果表明,该设计在工作时钟频率为250 MHz,推理时间为50 ms,吞吐量峰值运算速度达到142.12 GOPS。发现该系统可以充分地发挥FPGA的低时延和高密度优势。
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关键词
卷积神经网络
加速器
吞吐量
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职称材料
题名
基于FPGA的卷积神经网络硬件加速器设计
被引量：
3
1
作者
江瑜
朱铁柱
蒋青松
丁晓文
张栋丞
李新澳
机构
淮阴工学院电子信息工程学院
淮阴工学院江苏省湖泊环境遥感技术工程实验室
出处
《电子器件》
CAS
北大核心
2023年第4期973-977,共5页
基金
淮安市自然科学研究项目(HAB202228)
国家自然科学基金青年基金项目(62205120)
+1 种基金
苏州大学放射医学与辐射防护国家重点实验室资助项目(GZK1202217)
江苏省大学生创新创业训练计划项目(202111049204)。
文摘
设计了基于卷积神经网络模型的加速器,实现并行化的卷积运算。研究中,完成可卷积神经网络重构硬件加速器搭建,并对加速器架构进行优化,实现在运算过程中对特征图尺寸的动态配置。实验结果表明,该设计在工作时钟频率为250 MHz,推理时间为50 ms,吞吐量峰值运算速度达到142.12 GOPS。发现该系统可以充分地发挥FPGA的低时延和高密度优势。
关键词
卷积神经网络
加速器
吞吐量
Keywords
convolutional neural network
accelerator
throughput
分类号
TP183 [自动化与计算机技术—控制理论与控制工程]
TP331 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
基于FPGA的卷积神经网络硬件加速器设计
江瑜
朱铁柱
蒋青松
丁晓文
张栋丞
李新澳
《电子器件》
CAS
北大核心
2023
3
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