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一种优化FinFET工艺中冗余电容的方法
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作者 冯二媛 于海洋 《中国集成电路》 2022年第6期78-84,共7页
在目前集成电路先进制造工艺下,普遍采用鳍式场效应管(FinFET)结构作为最基本的逻辑器件,以获得更高的制造密度和更强的沟道控制能力。FinFET制造工艺中通常包含双扩散区隔离(Double Diffusion Break,简称DDB)和单扩散区隔离(Single Dif... 在目前集成电路先进制造工艺下,普遍采用鳍式场效应管(FinFET)结构作为最基本的逻辑器件,以获得更高的制造密度和更强的沟道控制能力。FinFET制造工艺中通常包含双扩散区隔离(Double Diffusion Break,简称DDB)和单扩散区隔离(Single Diffusion Break,简称SDB)两种扩散隔离工艺结构。SDB结构相较于DDB结构具有更高的逻辑器件集成密度,但不足之处在于实际应用中会引入额外的冗余电容,而SDB结构中的冗余电容会导致功耗和延时的增加,降低器件性能。本文提出一种使用栅极切割工艺结合M0G部分接触工艺的方案,消除电路中SDB结构引入的冗余电容,从而有效地提高数字电路翻转速度,降低动态功耗。通过对一个2输入数据选择器(MUX2)进行优化并仿真后发现,若仅仅将SDB结构改成DDB结构,S-Z路径上的电容和动态功耗可以降低12.7%,但会额外牺牲单元面积9.1%;若采用M0G与栅极部分接触方案优化设计和工艺,S-Z路径可以节省18.7%的动态功耗,并提升16.2%的速度,同时单元面积保持不变。利用该设计方案优化部分单元电路,产生新的单元库,并应用于A72 CPU核的纯逻辑模块。实验表明A72 CPU核的功耗降低了2.6%,性能提升了1.77%。 展开更多
关键词 SDB工艺 功耗 冗余电容 M0G栅极部分接触工艺
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Dynamic electrostatic-discharge path investigation relied on different impact energies in metal-oxide-semiconductor circuits
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作者 谢田田 王俊 +5 位作者 杜飞波 郁扬 蔡燕飞 冯二媛 侯飞 刘志伟 《Chinese Physics B》 SCIE EI CAS CSCD 2023年第4期701-706,共6页
Gate-grounded n-channel metal-oxide-semiconductor(GGNMOS)devices have been widely implemented as power clamps to protect semiconductor devices from electrostatic discharge stress owing to their simple construction,eas... Gate-grounded n-channel metal-oxide-semiconductor(GGNMOS)devices have been widely implemented as power clamps to protect semiconductor devices from electrostatic discharge stress owing to their simple construction,easy triggering,and low power dissipation.We present a novel I-V characterization of the GGNMOS used as the power clamp in complementary metal-oxide-semiconductor circuits as a result of switching the ESD paths under different impact energies.This special effect could cause an unexpected latch-up or pre-failure phenomenon in some applications with relatively large capacitances from power supply to power ground,and thus should be urgently analyzed and resolved.Transmission-linepulse,human-body-modal,and light-emission tests were performed to explore the root cause. 展开更多
关键词 electrostatic discharge trigger voltage latch up d V/dt effect
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