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基于40 nm CMOS工艺的全数字锁相环的I^(2)C接口设计
1
作者
李幸和
唐路
万世松
《电子与封装》
2023年第6期54-60,共7页
基于40 nm CMOS工艺设计了一款I2C接口模块,该模块用于全数字锁相环(ADPLL)的测试与应用场景,能够输出锁相环控制字或将控制字写入锁相环内部。按照ADPLL的功能需求将接口划分为系统模块,根据ADPLL的系统特点设计了对应的时序控制模块,...
基于40 nm CMOS工艺设计了一款I2C接口模块,该模块用于全数字锁相环(ADPLL)的测试与应用场景,能够输出锁相环控制字或将控制字写入锁相环内部。按照ADPLL的功能需求将接口划分为系统模块,根据ADPLL的系统特点设计了对应的时序控制模块,实现了控制字数据的读写功能。通过Verilog HDL对系统完成行为级描述,利用脚本自动化设计,能够大幅节省设计时间,易于集成到系统中。实际测试结果表明,该I^(2)C接口模块能够对ADPLL相应控制端写入控制字,依照I2C串行总线协议与外部微控制器通信,可同时实现对ADPLL控制和监测的功能,满足测试与应用需求。
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关键词
全数字锁相环
I^(2)C接口
Verilog
HDL
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题名
基于40 nm CMOS工艺的全数字锁相环的I^(2)C接口设计
1
作者
李幸和
唐路
万世松
机构
中国电子科技集团公司第五十八研究所
东南大学射频集成电路与系统教育部工程研究中心
出处
《电子与封装》
2023年第6期54-60,共7页
文摘
基于40 nm CMOS工艺设计了一款I2C接口模块,该模块用于全数字锁相环(ADPLL)的测试与应用场景,能够输出锁相环控制字或将控制字写入锁相环内部。按照ADPLL的功能需求将接口划分为系统模块,根据ADPLL的系统特点设计了对应的时序控制模块,实现了控制字数据的读写功能。通过Verilog HDL对系统完成行为级描述,利用脚本自动化设计,能够大幅节省设计时间,易于集成到系统中。实际测试结果表明,该I^(2)C接口模块能够对ADPLL相应控制端写入控制字,依照I2C串行总线协议与外部微控制器通信,可同时实现对ADPLL控制和监测的功能,满足测试与应用需求。
关键词
全数字锁相环
I^(2)C接口
Verilog
HDL
Keywords
all-digital phase-locked loop
I^(2)C interface
Verilog HDL
分类号
TN402 [电子电信—微电子学与固体电子学]
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题名
作者
出处
发文年
被引量
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1
基于40 nm CMOS工艺的全数字锁相环的I^(2)C接口设计
李幸和
唐路
万世松
《电子与封装》
2023
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