基于Early Clock Flow方式的时钟树综合物理设计

1

作者 杨沛 邹文英 +1 位作者 陈柱江 李小强 《集成电路应用》 2024年第9期1-3,共3页

阐述时钟树综合作为芯片后端物理设计的核心步骤,成为制约芯片设计技术发展的关键。基于业界主流设计工具Innovus软件的早期时钟流程Early Clock Flow,改进设计流程,优化时钟树综合结果。与传统时钟树综合对比,时钟单元数量减少3.2%,走... 阐述时钟树综合作为芯片后端物理设计的核心步骤,成为制约芯片设计技术发展的关键。基于业界主流设计工具Innovus软件的早期时钟流程Early Clock Flow,改进设计流程,优化时钟树综合结果。与传统时钟树综合对比,时钟单元数量减少3.2%,走线长度减少1.5%,时钟树功耗减少3.7%。特别是时序结果大幅改善,芯片拥塞面积减少32%,设计周期缩短15%,节省了设计成本。 展开更多

关键词 电路设计 早期时钟 时钟树综合(cts) useful skew 物理设计 后端设计

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ASIC后端设计中的时钟偏移以及时钟树综合 被引量：16

2

作者 千路 林平分 《半导体技术》 CAS CSCD 北大核心 2008年第6期527-529,共3页

目前的ASIC设计中,时钟偏移成为限制系统时钟频率的主要因素,时钟树综合技术通过在时钟网络中插入缓冲器来减小时钟偏移。但是,有时这样做并不能达到系统要求的时钟偏移。以一款SMIC0.18μm工艺的DVBT数字电视解调芯片为例,分析了时钟... 目前的ASIC设计中,时钟偏移成为限制系统时钟频率的主要因素,时钟树综合技术通过在时钟网络中插入缓冲器来减小时钟偏移。但是,有时这样做并不能达到系统要求的时钟偏移。以一款SMIC0.18μm工艺的DVBT数字电视解调芯片为例,分析了时钟偏移的产生原因。介绍了使用Synopsys公司Astro工具进行时钟树综合的方法,重点分析了在时钟树综合之前如何设置约束手动优化电路从而改善设计的时序,最后的流片结果证明该方法是有效的。 展开更多

关键词 时钟偏移 时钟树综合 Astro 手动优化

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一种高效时钟树综合实现方法 被引量：6

3

作者 邓尧之 万培元 +1 位作者 刘世勋 林平分 《半导体技术》 CAS CSCD 北大核心 2012年第3期169-171,179,共4页

针对ASIC芯片设计中时钟树综合效率和时序收敛的问题,提出了一种高效的时钟树综合方法,特别适用于现代先进深亚微米工艺中的高集成度、高复杂度的设计中。改进了传统时钟树综合方法,通过采用由下至上逐级分步综合的方法实现。该设计方法... 针对ASIC芯片设计中时钟树综合效率和时序收敛的问题,提出了一种高效的时钟树综合方法,特别适用于现代先进深亚微米工艺中的高集成度、高复杂度的设计中。改进了传统时钟树综合方法,通过采用由下至上逐级分步综合的方法实现。该设计方法在SMIC 0.18μm eflash工艺下的一款电力线载波通信芯片中成功流片验证,结果表明分步综合能够在实现传统设计功能的前提下,在完成时序收敛时有效减少不必要的器件插入,从而减小芯片面积,降低整体功耗,有效改善绕线拥塞度。 展开更多

关键词 时序收敛 时钟树综合(cts) 片上系统 时钟偏差 缓冲器

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基于Astro的时钟树综合 被引量：6

4

作者 周凤亭 王胤翔 陆生礼 《电子器件》 EI CAS 2005年第1期192-195,共4页

时钟树综合是芯片后端设计至关重要的一环,时钟偏差成为限制系统时钟频率的主要因素。本文以一款TSMC 0.25μm工艺的RISC微处理器芯片为例,介绍了使用Synopsys公司的 P&R工具Astro进行时钟树综合和优化的方法,并与Silicon Ensemble... 时钟树综合是芯片后端设计至关重要的一环,时钟偏差成为限制系统时钟频率的主要因素。本文以一款TSMC 0.25μm工艺的RISC微处理器芯片为例,介绍了使用Synopsys公司的 P&R工具Astro进行时钟树综合和优化的方法,并与Silicon Ensemble在综合后的时钟偏差上作了对比,结果显示使用前者比后者时钟偏差减小百分之十四以上。 展开更多

关键词 时钟树综合 SOC 时钟偏差

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ASIC后端设计中的时钟树综合 被引量：3

5

作者 周广 何明华 《现代电子技术》 2011年第8期137-139,共3页

时钟树综合是当今集成电路设计中的重要环节,因此在FFT处理器芯片的版图设计过程中,为了达到良好的布局效果,采用时序驱动布局,同时限制了布局密度;为了使时钟偏移尽可能少,采用了时钟树自动综合和手动修改相结合的优化方法,并提出了关... 时钟树综合是当今集成电路设计中的重要环节,因此在FFT处理器芯片的版图设计过程中,为了达到良好的布局效果,采用时序驱动布局,同时限制了布局密度;为了使时钟偏移尽可能少,采用了时钟树自动综合和手动修改相结合的优化方法,并提出了关于时钟树约束文件的设置、buffer的选型及手动修改时钟树的策略,最终完成了FFT处理器芯片的时钟树综合并满足了设计要求。 展开更多

关键词 FFT处理器芯片 布局布线 时钟树综合 时钟偏移

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ASIC后端设计中低功耗时钟树综合方法 被引量：7

6

作者 石玉龙 张立超 柏璐 《信息通信》 2009年第4期24-26,共3页

以基于Synopsys公司设计流程完成的SMIC0.18um1p6m工艺的DVBC解调芯片BTV2040S03为例,介绍一种以降低时钟树功耗为主要目的,以反相器构建时钟树的方法。通过完成物理设计动态仿真和功耗分析的数据表明,在保证时序收敛的前提下,相比传统... 以基于Synopsys公司设计流程完成的SMIC0.18um1p6m工艺的DVBC解调芯片BTV2040S03为例,介绍一种以降低时钟树功耗为主要目的,以反相器构建时钟树的方法。通过完成物理设计动态仿真和功耗分析的数据表明,在保证时序收敛的前提下,相比传统时钟树综合方法,功耗降低了5.7%。 展开更多

关键词 低功耗设计 时钟树综合 反向器

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多时钟源分割方法在时钟树综合中的应用 被引量：3

7

作者 崔茜 于忠臣 《中国集成电路》 2014年第6期32-36,共5页

本文以sha256算法模块的数字后端物理设计为例,提出了将多时钟源分割技术应用在传统时钟树综合中的方法。应用该方法后,利用有效时钟偏移,仅通过少量时钟缓冲器的插入就解决了该模块设计中的建立时间违例问题,大大降低了后续时序收敛工... 本文以sha256算法模块的数字后端物理设计为例,提出了将多时钟源分割技术应用在传统时钟树综合中的方法。应用该方法后,利用有效时钟偏移,仅通过少量时钟缓冲器的插入就解决了该模块设计中的建立时间违例问题,大大降低了后续时序收敛工作的复杂度,将时序修复耗时缩短为采用传统方法的20%。 展开更多

关键词 集成电路 时钟树综合 多源时钟树 时序收敛

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时钟树综合中的有效时钟偏移 被引量：2

8

作者 林晓 于忠臣 《空间电子技术》 2011年第1期68-70,共3页

随着芯片设计向更高的频率发展,传统的时钟树综合策略是尽量减小时钟偏移,但是这样的时钟树综合策略已经逐渐不能满足时序收敛的需要,因此引入了有效时钟偏移的概念。文章通过一个在TSMC 0.13μm工艺并流片成功的芯片BES7000作为设计实... 随着芯片设计向更高的频率发展,传统的时钟树综合策略是尽量减小时钟偏移,但是这样的时钟树综合策略已经逐渐不能满足时序收敛的需要,因此引入了有效时钟偏移的概念。文章通过一个在TSMC 0.13μm工艺并流片成功的芯片BES7000作为设计实例,分析了有效时钟偏移引入之后对改进时序建立时间的效果。 展开更多

关键词 时钟树综合 有效时钟偏移 时序收敛

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基于异或门自选通的低功耗时钟树综合方案

9

作者 黄雪晴 于忠臣 《中国集成电路》 2014年第8期12-15,共4页

本文介绍一种降低时钟网络功耗的方法。该方法基于电路中寄存器本身的状态值,在采用异或门进行自选通后构建时钟树结构,从而减少时钟信号额外翻转,降低芯片功耗。将该方法应用于一款基于SMIC0.18μmEflash 2p4m工艺下的非接触式智能卡... 本文介绍一种降低时钟网络功耗的方法。该方法基于电路中寄存器本身的状态值,在采用异或门进行自选通后构建时钟树结构,从而减少时钟信号额外翻转,降低芯片功耗。将该方法应用于一款基于SMIC0.18μmEflash 2p4m工艺下的非接触式智能卡芯片的物理设计。仿真结果表明,与传统时钟树综合方法相比,芯片功耗降低了10.7%。 展开更多

关键词 集成电路 异或门自选通 时钟树综合 低功耗

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基于28nm数字芯片的分步式时钟树综合设计 被引量：2

10

作者 翟金标 李建成 《中国集成电路》 2022年第8期40-44,共5页

针对常规时钟树综合得到的时钟偏移大[1]、使用的时钟树单元多、功耗大等对芯片整体设计产生的不利因素,提出了一种分步式时钟树综合方法,即时钟树综合分两步走,第一步主要完成公共路径的时钟树综合,将时钟源转移到芯片中心处,第二步在... 针对常规时钟树综合得到的时钟偏移大[1]、使用的时钟树单元多、功耗大等对芯片整体设计产生的不利因素,提出了一种分步式时钟树综合方法,即时钟树综合分两步走,第一步主要完成公共路径的时钟树综合,将时钟源转移到芯片中心处,第二步在新的时钟源即芯片中心处向四周做时钟树,由于时钟源位于芯片中心位置,这有利于平衡时钟源到叶节点的延迟。对两种时钟树综合方法进行比较,实验结果表明:分步式时钟树综合的时钟偏移比Innovus工具推荐的时钟树综合少了77ps,时钟树上使用的单元数量少了4458个,并且功耗降低了10mw左右。 展开更多

关键词 时钟偏移 时钟树综合 低功耗 物理设计

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基于28 nm工艺数字芯片的时钟树设计 被引量：4

11

作者 陈力颖 汤勇 吕英杰 《天津工业大学学报》 CAS 北大核心 2019年第1期76-82,共7页

针对纳米级设计中时钟偏移大、时序不容易收敛等问题,提出了一种有效的时钟树综合(CTS)优化方案。以28 nm工艺的数字芯片为例,根据其时钟结构特点,将CTS过程分成两步完成。利用这种方法,采用Cadence公司的APR工具Encounter对数字模块进... 针对纳米级设计中时钟偏移大、时序不容易收敛等问题,提出了一种有效的时钟树综合(CTS)优化方案。以28 nm工艺的数字芯片为例,根据其时钟结构特点,将CTS过程分成两步完成。利用这种方法,采用Cadence公司的APR工具Encounter对数字模块进行时钟网络的设计;对分步CTS和传统CTS两种方法进行比较。结果表明:使用分步CTS的时钟偏移减小了52%,提高了时钟网络的性能,从而时序得到了很大的改善,芯片泄漏功耗也降低了45%。 展开更多

关键词 数字芯片 时钟树设计 数字集成电路 物理设计 时钟树综合 时钟偏移 插入延迟

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基于28nm工艺的CCOpt技术高效时钟树设计 被引量：3

12

作者 陈力颖 翦彦龙 吕英杰 《天津工业大学学报》 CAS 北大核心 2019年第2期62-67,共6页

为了设计合理高效的时钟树网络,对建立和保持时间约束以及时钟偏差进行分析,基于28 nm工艺设计了一款高速数字芯片,采用Innovus工具实施布局布线,在时钟树综合(CTS,clock tree synthesis)阶段采用CCOpt(clock concurrent optimization)... 为了设计合理高效的时钟树网络,对建立和保持时间约束以及时钟偏差进行分析,基于28 nm工艺设计了一款高速数字芯片,采用Innovus工具实施布局布线,在时钟树综合(CTS,clock tree synthesis)阶段采用CCOpt(clock concurrent optimization)技术,合理利用时钟偏差,同时优化时钟路径和逻辑路径,对时钟网络进行优化,并考察时钟树延时、时序和时钟网络功耗等指标。结果标明:与传统CTS技术相比,采用CCOpt技术时,最差时序违例和违例路径数量减少50%;布局布线时间减少2 h;芯片时钟网络内部互连功耗减少55%,泄漏功耗减少80%,有效提高了数字芯片的性能。 展开更多

关键词 数字芯片 CCOpt 有用偏差 时钟树综合 时序约束 功耗

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百万门系统级芯片的时钟树设计 被引量：5

13

作者 张玲 王澧 《电子与封装》 2014年第12期21-24,共4页

层次化设计是片上集成芯片开发采用的主流方法,它是一种自底向上的流程。但层次化设计也带来了时钟树设计难以掌握的问题。针对一款复杂So C系统芯片时钟树设计,详细分析了层次化时钟树综合需要解决的关键点,并提出有效的解决方案。实... 层次化设计是片上集成芯片开发采用的主流方法,它是一种自底向上的流程。但层次化设计也带来了时钟树设计难以掌握的问题。针对一款复杂So C系统芯片时钟树设计,详细分析了层次化时钟树综合需要解决的关键点,并提出有效的解决方案。实验表明该方案可以迅速实现时钟树收敛,提高设计效率。 展开更多

关键词 SOC 时钟树综合 层次化 信号完整性

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基于子树重构的三维时钟树拓扑结构优化 被引量：2

14

作者 钱晨 王琴 +1 位作者 谢憬 毛志刚 《微电子学与计算机》 CSCD 北大核心 2016年第5期10-14,共5页

传统的基于TSV的三维集成电路时钟树综合流程主要包括抽象拓扑树生成、层嵌入、布线和缓冲器插入.现有的三维时钟抽象拓扑树生成算法大多忽视了对由经典时钟拓扑树生成算法得到的抽象树结构的优化调整.对此提出了一种3D抽象拓扑树优化算... 传统的基于TSV的三维集成电路时钟树综合流程主要包括抽象拓扑树生成、层嵌入、布线和缓冲器插入.现有的三维时钟抽象拓扑树生成算法大多忽视了对由经典时钟拓扑树生成算法得到的抽象树结构的优化调整.对此提出了一种3D抽象拓扑树优化算法,能够调整特定子树的根节点位置从而优化抽象拓扑树结构.同时,把该优化算法整合到传统的时钟树综合流程中.仿真实验结果表明优化算法可以将三维集成电路时钟网络的总线长减小最多4.56%,而时钟延迟最多可减少14.67%. 展开更多

关键词 三维集成电路 三维时钟树综合 硅通孔 抽象拓扑树

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14 nm工艺下基于H-Tree和clock mesh混合时钟树的研究与实现 被引量：1

15

作者 高华 李辉 《电子技术应用》 北大核心 2017年第11期34-37,42,共5页

在数字集成电路设计中,时钟信号是数据传输的基准,时钟信号作为数字芯片内部转换频率最高和布线距离最长的信号,也是数字芯片功耗的重要组成部分。为了优化数字芯片的功耗、功能和稳定性,在GF14 nm工艺下对时钟树进行优化设计,提出一种H... 在数字集成电路设计中,时钟信号是数据传输的基准,时钟信号作为数字芯片内部转换频率最高和布线距离最长的信号,也是数字芯片功耗的重要组成部分。为了优化数字芯片的功耗、功能和稳定性,在GF14 nm工艺下对时钟树进行优化设计,提出一种H-Tree和clock mesh相结合的混合时钟树结构的设计方法,通过clock mesh和clock spine的布局优化整体时钟树的性能和稳定性。仿真结果表明,该混合时钟树能够结构显著提升时钟树性能,有效减少布线长度、时钟偏移以及传播延迟,降低PVT等环境参数的影响。 展开更多

关键词 14 NM 时钟树综合 CLOCK MESH H-Tree

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一种高速低噪声的发散型时钟树结构

16

作者 吴雨臻 袁书伟 钟传杰 《舰船电子工程》 2018年第6期132-135,共4页

针对芯片级(TOP level)后端设计面积大、绕线资源少、时钟绕线长、时钟网络噪声大等特点,提出了一种针对芯片级设计中模块与触发器共存的高速低噪声发散性时钟树结构,并总结了一种实现该时钟树的方法。在同一芯片级设计中,采用该方法实... 针对芯片级(TOP level)后端设计面积大、绕线资源少、时钟绕线长、时钟网络噪声大等特点,提出了一种针对芯片级设计中模块与触发器共存的高速低噪声发散性时钟树结构,并总结了一种实现该时钟树的方法。在同一芯片级设计中,采用该方法实现的时钟树结构与传统二叉树型时钟树结构进行比较,结果显示高速发散型时钟树比二叉树时钟树减少了26%的时钟延时、22%的时钟偏差和59%的串扰噪声,从而大大减少了时序违例的数目。 展开更多

关键词 时钟树综合 串扰噪声 时钟延时 时钟偏差 多级驱动

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基于28nm工艺的芯片时钟树研究 被引量：5

17

作者 刘健 杨雨婷 +1 位作者 江燕 张艳飞 《电子与封装》 2020年第7期44-47,共4页

随着工艺的不断发展,芯片集成规模增大,工作频率不断增加,给传统的IC设计带来巨大的挑战。基于UMC 28 nm工艺,采用Innovus工具布局布线,重点描述了时钟树绕线方法、early clock方法以及useful skew的应用。研究表明,采用early clock方... 随着工艺的不断发展,芯片集成规模增大,工作频率不断增加,给传统的IC设计带来巨大的挑战。基于UMC 28 nm工艺,采用Innovus工具布局布线,重点描述了时钟树绕线方法、early clock方法以及useful skew的应用。研究表明,采用early clock方法可以有效地解决绕线拥塞问题,最终short数量从219减少到5,并且当时钟绕线采用双倍宽度、双倍间距,应用useful skew可以将setup最差违例从-0.088 ns优化为0 ns,减少eco迭代过程。 展开更多

关键词 28 nm工艺 useful skew early clock 时钟树综合 布局布线 Innovus工具

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基于CCopt引擎的SMIC 40nm低功耗工艺Cortex A9的时钟树实现 被引量：1

18

作者 王建中 《中国集成电路》 2012年第9期55-58,64,共5页

随着市场智能手机平台和平板电脑对芯片性能和上市时间要求的不断提升,后端工程师面临的设计压力会越来越大。传统的数字实现流程在满足当今SoC设计的功耗、频率与面积要求方面正在达到极限。那如何在很短的时间内迅速实现芯片功耗、频... 随着市场智能手机平台和平板电脑对芯片性能和上市时间要求的不断提升,后端工程师面临的设计压力会越来越大。传统的数字实现流程在满足当今SoC设计的功耗、频率与面积要求方面正在达到极限。那如何在很短的时间内迅速实现芯片功耗、频率与面积的提升变的尤为重要。本文基于SMIC 40nm低功耗工艺的ARM Cortex A9物理设计的实际情况,详细阐述了如何使用cadence最新的时钟同步优化技术,又称为CCopt技术来实现统一的时钟树综合和物理优化。根据实现的结果来看,CCopt引擎很好的实现了目标。实现8%的设计频率提升,并实现了时钟树功率与面积降低。Cadence最新的CCopt引擎对实现复杂芯片物理设计、缩短设计周期、提升芯片性能带来了很大的优势。 展开更多

关键词 CCopt CORTEX A9 时钟树综合 频率

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基于ClockExplorer的时钟树插入技术研究

19

作者 王巍 关保贞 余敏良 《中国集成电路》 2012年第8期52-55,共4页

随着SoC芯片设计复杂度的日益增加,芯片内部时钟设计也越来越复杂。基于华大九天SoC时钟设计工具ClockExplorer对SoC芯片内部模块进行了时钟树插入技术的系统研究,使用ClockExplorer工具进行时钟树综合,并进行门控时钟的插入和时钟拓扑... 随着SoC芯片设计复杂度的日益增加,芯片内部时钟设计也越来越复杂。基于华大九天SoC时钟设计工具ClockExplorer对SoC芯片内部模块进行了时钟树插入技术的系统研究,使用ClockExplorer工具进行时钟树综合,并进行门控时钟的插入和时钟拓扑结构的优化,从而验证国产EDA工具的功能。 展开更多

关键词 ClockExplorer 时钟树 门控时钟 cts

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一种基于灵活型H树的混合时钟树设计方法学

20

作者 孙路 牛佳 何鸥 《中国集成电路》 2018年第12期49-54,共6页

随着工艺节点不断演进,越来越多的功能模块被集成到更小的芯片尺寸中。然而,考虑到多工艺角下的工艺偏差等效应,传统的时钟树综合技术得到的时钟树结构将引入更多时序违反,从而限制了芯片性能的进一步提升。本文提出了一种基于Cadence... 随着工艺节点不断演进,越来越多的功能模块被集成到更小的芯片尺寸中。然而,考虑到多工艺角下的工艺偏差等效应,传统的时钟树综合技术得到的时钟树结构将引入更多时序违反,从而限制了芯片性能的进一步提升。本文提出了一种基于Cadence公司灵活型H树的混合时钟设计方法学,以提高工艺抗敏感性,缩短总体时钟延迟时间,来缓解负面效应的影响。本文基于GlobalFoundries 7nm低功耗工艺库和ARM Cortex-A53 CPU核心进行了实验,结果表明该设计方法相比于传统CTS结果能显著提高时钟树质量。 展开更多

关键词 时钟树综合 H型树 工艺偏差 GF7LP Cortex-A53

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